頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 基于FPGA的DDS電路板檢測儀信號發生器設計 直接數字頻率合成(Direct Digital Synthesize，DDS)是從相位概念出發直接合成所需波形的一種頻率合成技術。它是繼直接頻率合成和間接頻率合成之后發展起來的第三代頻率合成技術，突破了前兩代頻率合成法的原理，從“相位”的概念出發進行頻率合成，這種方法不僅可以產生不同頻率的正弦波、方波、三角波，而且可以控制波形的初始相位，還可以用此方法產生任意波形，目前得到了廣泛的應用。 發表于：4/22/2011 FPGA在數字式心率計中的電路組成及工作原理 心率計在數字式心率計的基礎上，采用FPGA和VHDL語言實現，減少了元器件使用數量，提高了測量精度和可靠性。該電路能夠實時采集并測量人體心跳的瞬時和平均心跳速率，判斷并顯示心率狀態（即心跳是否正常、是否過快或過慢、是否有心率不齊現象）。如果心率過快或過慢或者有心率不齊現象，那么將用不同顏色發光管進行閃爍報警顯示。 發表于：4/22/2011 針對FPGA優化的高分辨率時間數字轉換陣列電路 介紹一種針對FPGA優化的時間數字轉換陣列電路。利用FPGA片上鎖相環對全局時鐘進行倍頻與移相，通過時鐘狀態譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數字轉換的功能。在Altera公司的FPGA上驗證表明，本時間數字轉換陣列可達1.73 ns的時間分辨率。轉換陣列具有占用資源少，可重用性高，可以作為IP核方便地移植到其他設計中。 發表于：4/21/2011 萊迪思半導體公司宣布推出適用于具有可配置SERDES的FPGA的最低成本的設計平臺 萊迪思半導體公司（NASDAQ: LSCC）今日宣布推出新的LatticeECP3?Versa開發套件，這對在各種市場中開發前沿應用是非常理想的，諸如工業網絡、工業自動化、計算、醫療設備、國防和消費電子產品。低成本的LatticeECP3Versa開發套件現在的促銷價只有99美元。 發表于：4/21/2011 臺積電首推智能機平板電腦芯片新工藝 臺積電在近日舉行的臺積電2011技術研討會上推出了業界首個專為智能手機、平板電腦芯片優化的制程工藝。... 發表于：4/21/2011 基于Xilinx Spartan系列FPGA的數字示波器圖文顯示系統的軟硬件設計 本文是基于FPGA的數字示波器圖文顯示系統的硬件/軟件的設計思路和設計方案。此系統設計完成后，測試表明系統可以將相應的圖形文字顯示出來，顯示的圖形和文字與預期的基本一致。該設計滿足了系統的需要，更重要的是具有很強的靈活性和可控性，同時使顯示更加高速度快捷，具有非常廣闊的應用前景。 發表于：4/21/2011 RS編碼器的優化設計及FPGA實現 引言Reed-Solomon碼首先是由Reed和Solomon兩人于1960年提出來的，簡稱為RS碼。這是一類具有很強糾錯能力的多進制BCH碼，既能糾正隨機錯誤，也能糾正突發錯誤，也是一類典型的代數幾何碼。RS碼一直以來都是國際通信領域研究的熱點之一。本文以戰術軍用通信系統的首選碼RS(31，15)碼為例，對生成多項式進行了優化，并采用查表法的原理極大地提高了編碼器運算數據的能力，縮短了運算周期，最終利用VHDL語言編譯，在FPGA中實現，得到了正確的RS編譯碼。1RS編碼原理能糾正t個錯誤的RS(n，k)碼具有如下特性：碼長：n=2m-1符號或m(2m-1)比特;信息碼元數：k=n-2t符號或mk比特;監督碼元數：n-k=2t符號或m(n-k)比特;最小距離：d=2t+1=n-k-1符號或m(n-k+1)比特;最小距離為d的本原RS碼的生成多項式一般為：令信息元多項式為：監督多項式為：則碼多項式為：式中：Q(x)是g(x)整除C(x)所得的商式。所有這些原理都與二進制循環碼一樣，不同的僅在于運算方法。對于二進制碼，碼多項式各項系數只能取0或1，多項式的加減乘除是模二運算，是定義在GF(2)域上的多項式?，F在 發表于：4/21/2011 ST推出基于SOI基板的0.16μmBCD工藝制造芯片 意法合資的意法半導體（ST Microelectronics）宣布，該公司驗證了計劃用于醫療器械及混合動力車和電動汽車充電器的“超低”功耗芯片用工藝技術。該技術由名為SmartPM（Smart Power Management in Home and Health）的歐洲聯盟開發。 發表于：4/21/2011 全景圖像實時展開在FPGA上的實現 全景攝像機可以使用一個攝像頭獲取周圍360°的環境信息，與以往的多攝像機獲取方法相比大大節省了硬件資源，并且在還原全景圖時避免了多畫面拼接產生的“鬼影”問題。但由于反射式全景攝像機獲取的畫面為極坐標視圖，為適應人眼觀察習慣需要對其進行展開。本文在FPGA上實現了對反射式全景圖像的實時展開，在27MHz系統時鐘的驅動，生成122萬像素的展開圖像達到了21.97fps的幀速。 發表于：4/21/2011 基于動態可重構FPGA的容錯技術研究 文章對基于FPGA的動態可重構技術在容錯領域的應用進行了研究。針對重構文件的大小，動態容錯時隙的長短、資源利用率、實現的復雜性、模塊間通信方式、冗余資源的比例與布局等方面的問題分析了一些方法的優缺點，針對突出的問題，提出了一種基于算法和資源多級分塊的容錯方法，可以在不影響系統工作的情況下完成基于動態重構的容錯。這種方法結構簡單，多項參數可以選擇，尤其是粒度的可變性。冗余資源比例較低，重構時沒有對模塊外進行布線的要求，不會因重構造成延遲而降低系統的工作頻率。 發表于：4/21/2011 ?…404405406407408409410411412413…?
