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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

基于FPGA芯片的CCD的硬件驅(qū)動(dòng)電路設(shè)計(jì)

用XILINX公司系列FPGA-SPARTAN芯片，在QuartusⅡ5.0開發(fā)環(huán)境下采用VHDL語言輸入方法開發(fā)設(shè)計(jì)出了高分辨率全幀CCD TH7888A的驅(qū)動(dòng)電路，能夠產(chǎn)生滿足TH7888A要求的驅(qū)動(dòng)脈沖。與以往常采用的驅(qū)動(dòng)方法相比其面積大大減小了，采用FPGA進(jìn)行設(shè)計(jì)，簡(jiǎn)化了CCD驅(qū)動(dòng)電路的電路系統(tǒng)。整個(gè)設(shè)計(jì)編程完畢后進(jìn)行仿真、時(shí)序驗(yàn)證正確后再下載到器件中，然后進(jìn)行電路的測(cè)試校驗(yàn)直到達(dá)到預(yù)期效果。這樣的設(shè)計(jì)修改起來較為方便，只要修改程序即可，不需要像傳統(tǒng)的設(shè)計(jì)方法要更換器件修改設(shè)計(jì)電路等，實(shí)驗(yàn)證明，把VHDL應(yīng)用于CCD驅(qū)動(dòng)電路的設(shè)計(jì)，可以滿足系統(tǒng)的高速性和電路的集成度等要求。

發(fā)表于：4/29/2011

XScale PXA270在Linux下的FPGA設(shè)備驅(qū)動(dòng)

以ACEX1K50為例，介紹FPGA在Intel XScale PXA270微處理器系統(tǒng)上的應(yīng)用。通過內(nèi)存映射機(jī)制實(shí)現(xiàn)ACEX1K50在Linux下的設(shè)備驅(qū)動(dòng)；通過用戶應(yīng)用程序?qū)崿F(xiàn)對(duì)ACEX1K50設(shè)備的操作，為FPGA在嵌入式領(lǐng)域的應(yīng)用提供一種方法。

發(fā)表于：4/29/2011

基于FPGA的DSP嵌入系統(tǒng)及其在平板顯示器中的應(yīng)用

常用FPGA來實(shí)現(xiàn)DSP嵌入系統(tǒng)與嵌入微處理器系統(tǒng)，而本文主要介紹高性能、低成本的Spartan-3 FPGA實(shí)現(xiàn)的DSP嵌入系統(tǒng)及其Spartan-3系列器件在平板顯示器中的應(yīng)用。

發(fā)表于：4/29/2011

基于并行相關(guān)的實(shí)時(shí)時(shí)差估計(jì)器設(shè)計(jì)與實(shí)現(xiàn)

從相關(guān)時(shí)差估計(jì)的基本原理出發(fā)，提出了一種并行時(shí)域相關(guān)結(jié)構(gòu)，基于這種并行結(jié)構(gòu)設(shè)計(jì)實(shí)現(xiàn)了一種簡(jiǎn)單高效的時(shí)差估計(jì)器。與傳統(tǒng)頻域相關(guān)時(shí)差估計(jì)器相比，這種時(shí)差估計(jì)器的主要優(yōu)點(diǎn)是提高了運(yùn)算效率，運(yùn)算周期大為縮短，可以滿足實(shí)時(shí)高精度時(shí)差估計(jì)的需求，同時(shí)結(jié)構(gòu)簡(jiǎn)單，硬件資源開銷小，易于設(shè)計(jì)實(shí)現(xiàn)。實(shí)際測(cè)試結(jié)果驗(yàn)證了上述結(jié)論。

發(fā)表于：4/28/2011

一種用于數(shù)字下變頻的高階分布式FIR濾波器及FPGA實(shí)現(xiàn)

設(shè)計(jì)了一種用于數(shù)字下變頻的256階分布式FIR濾波器。通過分析分布式FIR濾器結(jié)構(gòu)給實(shí)現(xiàn)電路所需資源和運(yùn)算速度帶來的影響，確定了適用于Cyclone III系列FPGA的實(shí)現(xiàn)結(jié)構(gòu)。在Cyclone III系列EP3C40F484C6N芯片上實(shí)現(xiàn)該算法并分析了資源消耗與電路速度。

發(fā)表于：4/28/2011

基于FPGA的FFT算法硬件實(shí)現(xiàn)

設(shè)計(jì)了一種基于FPGA的1024點(diǎn)16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進(jìn)行前一級(jí)4點(diǎn)蝶形運(yùn)算，再進(jìn)行本級(jí)與旋轉(zhuǎn)因子復(fù)乘運(yùn)算的結(jié)構(gòu)。合理地利用了硬件資源。對(duì)系統(tǒng)劃分的各個(gè)模塊使用VerilogHDL進(jìn)行編碼設(shè)計(jì)。對(duì)整個(gè)系統(tǒng)整合后的代碼進(jìn)行功能驗(yàn)證之后，采用QuartusⅡ與Matlab進(jìn)行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實(shí)現(xiàn)的靈活性又有專用FFT芯片實(shí)現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號(hào)處理領(lǐng)域有廣泛應(yīng)用。

發(fā)表于：4/28/2011

手把手課堂:Xilinx FPGA設(shè)計(jì)時(shí)序約束指南

作為賽靈思用戶論壇的定期訪客，我注意到新用戶往往對(duì)時(shí)序收斂以及如何使用時(shí)序約束來達(dá)到時(shí)序收斂感到困惑。為幫助 FPGA設(shè)計(jì)新手實(shí)現(xiàn)時(shí)序收斂，讓我們來深入了解時(shí)序約束以及如何利用時(shí)序約束實(shí)現(xiàn)FPGA 設(shè)計(jì)的最優(yōu)結(jié)果。

發(fā)表于：4/28/2011

FPGA/CPLD設(shè)計(jì)思想與技巧

本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作中取得事半功倍的效果。

發(fā)表于：4/28/2011

賽靈思點(diǎn)燃下一波廣播行業(yè)創(chuàng)新潮流，提供全新 10 Gbps IP視頻和實(shí)時(shí)視頻引擎功能

2011 年 4 月 27 日，中國(guó)北京——全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）在 2011 年 NAB（美國(guó)廣播電視設(shè)備展）上發(fā)布實(shí)時(shí)廣播視頻引擎目標(biāo)設(shè)計(jì)平臺(tái)和 SMPTE2022 IP 核心，用以加速高質(zhì)量視頻處理硬件的開發(fā)，并通過互聯(lián)網(wǎng)協(xié)議以高達(dá) 10 Gbps 的速率交付這些視頻。以Virtex?-6 或 Spartan?-6 FPGA 廣播連接套件為基礎(chǔ)，可先通過該套件的連接性將視頻帶入 FPGA，然后創(chuàng)建視頻管線算法，賽靈思的最新廣播產(chǎn)品能持續(xù)提高視頻質(zhì)量，同時(shí)滿足在 IP 網(wǎng)絡(luò)中輸送未經(jīng)壓縮的 HD、3D 和 4K 視頻流的要求。

發(fā)表于：4/27/2011

萊迪思MachXO2 PICO開發(fā)套件簡(jiǎn)化了消費(fèi)電子應(yīng)用的設(shè)計(jì)

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布即可獲取新的29美元的MachXO2? Pico開發(fā)套件，可用于低功耗，空間受限的消費(fèi)電子設(shè)計(jì)的樣機(jī)研制。采用嵌入式閃存技術(shù)的低功耗65納米工藝的MachXO2器件為低密度PLD設(shè)計(jì)人員提供了在單個(gè)器件中前所未有的低成本，低功耗和高系統(tǒng)集成的特性。這些器件是低功耗應(yīng)用的理想選擇，如智能手機(jī)、移動(dòng)計(jì)算、GPS設(shè)備和數(shù)碼相機(jī)，以及在終端市場(chǎng)的控制PLD的應(yīng)用，如電信基礎(chǔ)設(shè)施、計(jì)算，高端產(chǎn)業(yè)和高端醫(yī)療設(shè)備。

發(fā)表于：4/27/2011

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