頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 優(yōu)化FIR數(shù)字濾波器的FPGA實現(xiàn) 本文以FIR在FPGA中的實現(xiàn)結(jié)構(gòu)為基礎(chǔ)，研究了提高乘法器性能的途徑，并實現(xiàn)了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規(guī)模，使得該乘法器的設(shè)計適合工程應(yīng)用及科學(xué)計算，在加法器實現(xiàn)上提出了一種結(jié)合了CSA加法器和樹型結(jié)構(gòu)的新型實現(xiàn)結(jié)構(gòu)。利用以上兩部分，成功設(shè)計了一個16階FIR濾波器，并且達到了高速的目的，但在實現(xiàn)面積上還有待優(yōu)化。 發(fā)表于：5/11/2011 單片型3D芯片集成技術(shù)與TSV的意義與區(qū)別簡述 盡管晶體管的延遲時間會隨著晶體管溝道長度尺寸的縮小而縮短，但與此同時互聯(lián)電路部分的延遲則會提升。舉例而言，90nm制程晶體管的延遲時間大約在1.6ps左右，而此時互聯(lián)電路中每1mm長度尺寸的互聯(lián)線路，其延遲時間會增加500ps左右；根據(jù)ITRS技術(shù)發(fā)展路線圖的預(yù)計，到22nm制程節(jié)點，晶體管的延遲時間會達到0.4ps水平，而互聯(lián)線路的延遲則會增加到1萬ps水平。 發(fā)表于：5/11/2011 基于Nios II的UART與PC間的數(shù)據(jù)通信 NiosII系列嵌入式處理器使用32位的指令集結(jié)構(gòu)ISA，允許設(shè)計者在很短的時間內(nèi)構(gòu)建一個完整的可編程芯片系統(tǒng)，風險和成本比中小規(guī)模的ASIC小。從硬件和軟件兩個方面探討了基于CycloneII系列EP1C12Q240C8與PC的通信方案。 發(fā)表于：5/10/2011 基于Nios II的過程控制實驗裝置的研究 利用SOPC強大的IP核和容易配置的優(yōu)勢簡化設(shè)計流程。充分發(fā)揮NiosⅡ強大的并行處理能力。該系統(tǒng)主要涉及多個下位機與FPGA的通信問題。 發(fā)表于：5/10/2011 基于FPGA數(shù)據(jù)流控制動態(tài)可重構(gòu)的實現(xiàn) 基于FPGA基本數(shù)據(jù)流的下載控制方式，利用遺傳算法，通過單片機控制數(shù)據(jù)流的方式對FPGA進行編程配置，實現(xiàn)自身重構(gòu)，使系統(tǒng)具有自適應(yīng)、自組織和自修復(fù)的特性。 發(fā)表于：5/10/2011 基于NiosⅡ的SD卡驅(qū)動程序開發(fā) 提出一種在FPGA NiosⅡ軟核處理器下SD卡驅(qū)動設(shè)計的方法。采用Altera公司的FPGA可編程邏輯器件，構(gòu)建了NiosⅡ軟核處理器平臺，并在此之上實現(xiàn)了SD卡的驅(qū)動設(shè)計。實驗結(jié)果表明：設(shè)計提高了FPGA系統(tǒng)的設(shè)計靈活度，并有效地控制了FPGA的資源利用率。 發(fā)表于：5/10/2011 FPGA基于非易失性技術(shù)的低功耗汽車設(shè)計 AEC-Q100汽車標準認證 — Actel提供唯一獲得Grade 1 AEC-Q100汽車標準認證的FPGA 器件，支持最高135°C的結(jié)溫，并能夠確保汽車FPGA解決方案達到最高品質(zhì)。 發(fā)表于：5/10/2011 CPLD在無功補償控制儀鍵盤設(shè)計中的應(yīng)用 本控制儀以單片機80c196kc為核心，集無功補償、電度量計量、電能質(zhì)量監(jiān)測及通信于一體，能實時顯示電網(wǎng)的各項參數(shù)，通過鍵盤可人工設(shè)定系統(tǒng)運行的參數(shù)。單片機外圍芯片PSD8XX及復(fù)雜可編程邏輯器件（CPLD）的使用不僅使系統(tǒng)的硬件電路簡化，而且使系統(tǒng)的性能提高。本文將討論用CPLD來實現(xiàn)控制儀的鍵盤系統(tǒng)，給出了硬件電路和軟件設(shè)計方法。 發(fā)表于：5/10/2011 單片機+CPLD的多路精確延時控制系統(tǒng) 現(xiàn)代控制系統(tǒng)中控制對象可能是復(fù)雜、分散的，而且往往是并行、獨立工作的，但整體上它們是相互關(guān)聯(lián)的有機組合。因此，控制信號的時序邏輯則要求更加精確。CPLD單片機為控制系統(tǒng)提供了技術(shù)支持，由CPLD和單片機組成的多機系統(tǒng)具有邏輯控制方便，時序精確，并行工作，人機接口友好等優(yōu)點。因此，本文提出了一種基于CPLD與單片機控制的多路精確延時控制系統(tǒng)的設(shè)計方案。 發(fā)表于：5/10/2011 基于賽靈思Virtex-5 FPGA實現(xiàn)LTE仿真器 功能強大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡(luò)提供可重配置無線測試設(shè)備。長期演進(LTE)是移動寬帶的最3GPP標準，它打破了現(xiàn)有蜂窩網(wǎng)絡(luò)的固有模式。LTE與前代UMTS和GSM標準相比，除采用高頻譜效率的射頻技術(shù)外，其架構(gòu)還得到了大幅簡化。LTE系統(tǒng)的無線接入部分Node-B，是連接無線電和整個互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無法監(jiān)測和測試等效于UMTS中間鏈路上的元件。必須通過無線電接口，才能有效地測試LTE網(wǎng)絡(luò)元件。 發(fā)表于：5/10/2011 ?…398399400401402403404405406407…?
