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頭條

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠(chǎng)返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

張忠謀：臺(tái)灣半導(dǎo)體教父的“極限制造”

如果"臺(tái)灣半導(dǎo)體教父"張忠謀沒(méi)有在1987年創(chuàng)立臺(tái)積電，至今可能仍是如此。"在這二三十年的半導(dǎo)體時(shí)代中，張忠謀的地位無(wú)人能及。"

發(fā)表于：5/26/2011

WIMAX LDPC碼譯碼器的FPGA實(shí)現(xiàn)

設(shè)計(jì)了基于TDMP-NMS算法的碼率碼長(zhǎng)可配置LDPC碼譯碼器，支持WIMAX標(biāo)準(zhǔn)LDPC碼的譯碼。通過(guò)插入最短的額外時(shí)鐘周期，使得更新后的節(jié)點(diǎn)信息得到了及時(shí)利用。采用一種工作于增量模式的基于填充算法的桶形移位寄存器結(jié)構(gòu)，實(shí)現(xiàn)了對(duì)該標(biāo)準(zhǔn)中576、768、1152、2304 4種碼長(zhǎng)LDPC 碼譯碼的支持。結(jié)果表明所設(shè)計(jì)的譯碼器完全能滿(mǎn)足WIMAX標(biāo)準(zhǔn)對(duì)數(shù)據(jù)吞吐率的要求。

發(fā)表于：5/26/2011

一種改進(jìn)型surendra背景更新算法的FPGA實(shí)現(xiàn)

針對(duì)現(xiàn)有的動(dòng)態(tài)背景提取運(yùn)動(dòng)目標(biāo)物體算法復(fù)雜且難以在硬件上實(shí)現(xiàn)的問(wèn)題，研究了改進(jìn)型surendra背景更新算法原理的特點(diǎn)，提出了改進(jìn)型surendra背景更新算法的硬件結(jié)構(gòu)，并對(duì)硬件結(jié)構(gòu)進(jìn)行綜合、仿真后，在FPGA芯片上實(shí)現(xiàn)。

發(fā)表于：5/26/2011

SpringSoft推出新產(chǎn)品PROTOLINK PROBE VISUALIZER 加速 FPGA 原型板的驗(yàn)證工作

SpringSoft今天發(fā)表ProtoLink? Probe Visualizer，這款產(chǎn)品能夠大幅提升設(shè)計(jì)能見(jiàn)度，同時(shí)簡(jiǎn)化FPGA 原型板的偵錯(cuò)工作。新推出的Probe Visualizer 采用創(chuàng)新的專(zhuān)利互連技術(shù)與軟件自動(dòng)增強(qiáng)功能，搭配領(lǐng)先業(yè)界的Verdi? HDL 偵錯(cuò)平臺(tái)，不僅能夠縮短預(yù)制或定制設(shè)計(jì)原型板的驗(yàn)證時(shí)間，還能夠提高FPGA 原型板的投資回報(bào)率而將其運(yùn)用在系統(tǒng)芯片(SoC)設(shè)計(jì)的早期檢驗(yàn)階段。

發(fā)表于：5/26/2011

短幀Turbo譯碼器的FPGA實(shí)現(xiàn)

Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時(shí)大等問(wèn)題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計(jì)一個(gè)簡(jiǎn)單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Turbo譯碼器的FPGA實(shí)現(xiàn)，并對(duì)相關(guān)參數(shù)和譯碼結(jié)構(gòu)進(jìn)行了描述。1幾種譯碼算法比較Turbo碼常見(jiàn)的幾種譯碼算法中，MAP算法[1][3]具有最優(yōu)的譯碼性能。但因其運(yùn)算過(guò)程中有較多的乘法和指數(shù)運(yùn)算，硬件實(shí)現(xiàn)很困難。簡(jiǎn)化的MAP譯碼算法是LOG-MAP算法和MAX-LOG-MAP算法，它們將大量的乘法和指數(shù)運(yùn)算轉(zhuǎn)化成了加減、比較運(yùn)算，大幅度降低了譯碼的復(fù)雜度，便于硬件實(shí)現(xiàn)。簡(jiǎn)化算法中，LOG-MAP算法性能最接近MAP算法，MAX-LOG-MAP算法次之，但由于LOG-MAP算法后面的修正項(xiàng)需要一個(gè)查找表，增加了存儲(chǔ)器的使用。所以，大多數(shù)硬件實(shí)現(xiàn)時(shí)，在滿(mǎn)足系統(tǒng)性能要求的情況下，MAX-LOG-MAP算法是硬件實(shí)現(xiàn)的首選。通過(guò)仿真發(fā)現(xiàn)，采用3GPP的編碼和交織方案[2]，在短幀情況下，MAX-LOG-MAP算法同樣具有較好的譯碼性能。如圖1所示，幀長(zhǎng)為128，迭代6次，BER=10-5的數(shù)量級(jí)時(shí)，MAX

發(fā)表于：5/26/2011

基于POWER PC+FPGA架構(gòu)的飛行試驗(yàn)振動(dòng)數(shù)據(jù)實(shí)時(shí)分析系統(tǒng)設(shè)計(jì)

摘要：飛行試驗(yàn)振動(dòng)信號(hào)具有采樣率高、數(shù)據(jù)量大、處理復(fù)雜的特點(diǎn)，在現(xiàn)有條件下，通過(guò)遙測(cè)鏈路很難將大量的振動(dòng)數(shù)據(jù)實(shí)時(shí)傳輸至地面監(jiān)控系統(tǒng)。針對(duì)試飛測(cè)試的需要，結(jié)合某型號(hào)的試飛關(guān)鍵技術(shù)攻關(guān)研究，突破試飛振動(dòng)數(shù)

發(fā)表于：5/26/2011

用CPLD實(shí)現(xiàn)FIR數(shù)字濾波器的設(shè)計(jì)

本文介紹了應(yīng)用Altera 公司的FLEX10K系列CPLD快速完成卷積的方法實(shí)現(xiàn)有限沖激響應(yīng)(FIR)濾波器的設(shè)計(jì)。采用可編程的帶有只讀平臺(tái)的嵌入陣列塊（EAB）在配置期間可執(zhí)行邏輯功能并建立一個(gè)大的查找表（LUT），在這個(gè)查找表里用查找的結(jié)果執(zhí)行組合邏輯函數(shù)，而不用計(jì)算它們。顯然，用這種組合邏輯函數(shù)執(zhí)行比通常在邏輯里應(yīng)用算法執(zhí)行要快，而且專(zhuān)用EAB容易應(yīng)用，并且快速提供可能預(yù)測(cè)的延遲。

發(fā)表于：5/26/2011

CPLD在DSP多分辨率圖像采集系統(tǒng)中的應(yīng)用

本文設(shè)計(jì)了一種基于CPLD的多分辨率圖像采集系統(tǒng)，本文作者創(chuàng)新點(diǎn)：提出一種由CPLD控制圖像的行、場(chǎng)信號(hào)延時(shí)，奇偶數(shù)據(jù)分離存儲(chǔ)來(lái)得到不同分辨率圖像數(shù)據(jù)的方法，實(shí)現(xiàn)了不占用DSP資源的多分辨率圖像的實(shí)時(shí)采集。經(jīng)過(guò)大量仿真和電路板調(diào)試，證明該方案靈活有效，能夠在工業(yè)監(jiān)測(cè)、醫(yī)療診斷等圖像實(shí)時(shí)采集領(lǐng)域得到廣泛應(yīng)用。

發(fā)表于：5/26/2011

基于FPGA 的VGA 圖形控制器的實(shí)現(xiàn)方法

引言VGA（視頻圖形陣列）作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。利用FPGA芯片和EDA設(shè)計(jì)方法，可以因地制宜，根據(jù)用戶(hù)的特定需要，設(shè)計(jì)出針對(duì)性強(qiáng)的VGA顯示控制器，不僅能夠大大降低成本，還可以滿(mǎn)足生產(chǎn)實(shí)踐中不斷變化的用戶(hù)需要，產(chǎn)品的升級(jí)換代方便迅速。在本設(shè)計(jì)中采用了Altera公司的EDA軟件工具QuartusII,并以ACEX系列FPGA的器件為主實(shí)現(xiàn)硬件平臺(tái)的設(shè)計(jì)。1基于FPGA的VGA圖形控制器系統(tǒng)框圖根據(jù)自頂向下的程序設(shè)計(jì)思想，采用模塊化設(shè)計(jì)，我們對(duì)VGA圖形控制器進(jìn)行功能分離并按層次設(shè)計(jì)。利用VHDL硬件描述語(yǔ)言逐一對(duì)每個(gè)功能模塊進(jìn)行描述，并逐個(gè)通過(guò)編譯仿真，最后下載到硬件平臺(tái)調(diào)試。本設(shè)計(jì)的VGA控制器主要由以下模塊組成：VGA時(shí)序控制模塊、分頻模塊、漢字顯示模塊、圖像控制模塊、ROM讀取模塊等，如圖1所示。圖1基于FPGA的VGA圖形控制系統(tǒng)框圖2主要功能模塊設(shè)計(jì)2.1VGA時(shí)序控制模塊VGA時(shí)序控制模塊是整個(gè)顯示控制器的關(guān)鍵部分，最終的輸出信號(hào)行、場(chǎng)同步信號(hào)必須嚴(yán)格按照VGA時(shí)序標(biāo)準(zhǔn)產(chǎn)生相應(yīng)的脈沖信號(hào)。對(duì)于普通的VGA顯示器，其引出線(xiàn)共含5個(gè)信號(hào)：G,R,B（3基色信號(hào)）,HS（行同步信號(hào)）,

發(fā)表于：5/25/2011

一種跳頻MSK信號(hào)檢測(cè)算法及FPGA 實(shí)現(xiàn)

采用MSK 調(diào)制的跳頻通信具有主瓣能量集中、旁瓣衰落滾降快、頻譜利用率高和抗干擾能力強(qiáng)等優(yōu)點(diǎn)，在軍事通信中應(yīng)用廣泛。如美軍現(xiàn)役的聯(lián)合戰(zhàn)術(shù)信息分發(fā)系統(tǒng)采用的通信信號(hào)，工作帶寬969~1 206 MHz，跳頻速率為70000 多跳/ s，單個(gè)頻點(diǎn)駐留時(shí)間約為13 s，信號(hào)持續(xù)時(shí)間* s，總共有51個(gè)間隔為3 MHz 的信道，碼速率為5 MHz。已知在該工作頻段內(nèi)主要還存在單頻、窄帶調(diào)幅和線(xiàn)性調(diào)頻等信號(hào)。為了準(zhǔn)確截獲并識(shí)別目標(biāo)信號(hào)，針對(duì)此信號(hào)環(huán)境設(shè)計(jì)了一種MSK 信號(hào)檢測(cè)識(shí)別方法，并使用FPGA 進(jìn)行了設(shè)計(jì)實(shí)現(xiàn)。

發(fā)表于：5/25/2011