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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

多項(xiàng)式擬合在log-add算法單元中的應(yīng)用及其FPGA實(shí)現(xiàn)

綜合考慮面積和速度等因素，采用一次多項(xiàng)式擬合實(shí)現(xiàn)了簡(jiǎn)單快速的log-add算法單元。實(shí)驗(yàn)結(jié)果表明，在相同的精度要求下，其FPGA實(shí)現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項(xiàng)式擬合實(shí)現(xiàn)方案。

發(fā)表于：4/25/2011

Synopsys和華虹NEC合作推出低功耗參考流程3.0

全球領(lǐng)先的半導(dǎo)體設(shè)計(jì)、驗(yàn)證和制造軟件及知識(shí)產(chǎn)權(quán)（IP）供應(yīng)商新思科技有限公司（Synopsys, Inc.，納斯達(dá)克股票市場(chǎng)代碼：SNPS），以及中國大陸領(lǐng)先的IC代工服務(wù)供應(yīng)商上海華虹NEC電子有限公司（HHNEC）今日宣布：即日起推出130納米參考流程版本3.0。該參考流程是Synopsys和華虹NEC共同合作的結(jié)晶，它將Synopsys Eclypse? 低功耗解決方案加入到之前為設(shè)計(jì)師所提供的各種參考流程之中。設(shè)計(jì)師們可直接進(jìn)入到一條通往華虹NEC的130nm硅工藝的優(yōu)化路徑，從而確保他們滿足其項(xiàng)目和成本要求。

發(fā)表于：4/25/2011

AMD首席財(cái)務(wù)官確認(rèn)多款28nm芯片本季內(nèi)流片

AMD首席財(cái)務(wù)官，臨時(shí)首席執(zhí)行官Thomas Seifert日前向媒體透露，公司預(yù)計(jì)將有多款28nm工藝芯片產(chǎn)品在本季度內(nèi)流片（Tape-out）。但他沒有明確透露這些芯片究竟是由臺(tái)積電還是Globalfoundries制造。

發(fā)表于：4/25/2011

數(shù)字圖像空域?yàn)V波算法的FPGA設(shè)計(jì)

空域?yàn)V波算法是圖像增強(qiáng)技術(shù)的一種，直接對(duì)圖像的象素進(jìn)行處理，不需要進(jìn)行變換。常見的濾波算子如銳化算子、高通算子、平滑算子等，可以完成圖像的邊緣提

發(fā)表于：4/25/2011

基于FPGA的音樂流水燈控制系統(tǒng)

介紹一種基于 FPGA的音樂流水燈控制器, 采用硬件描述語言對(duì)其進(jìn)行描述, 分別實(shí)現(xiàn)樂曲的播放和同步流水燈的閃爍。并構(gòu)建一個(gè) SOPC系統(tǒng), 集成 LCD模塊來顯示實(shí)時(shí)音樂的音階值和頻率強(qiáng)度。最后在 Altera公司的FPGA多媒體開發(fā)平臺(tái) DE2上進(jìn)行實(shí)現(xiàn)。

發(fā)表于：4/25/2011

基于SOPC的數(shù)據(jù)采集與處理系統(tǒng)設(shè)計(jì)

本文給出了一種基于SOPC的數(shù)據(jù)采集與處理系統(tǒng)的設(shè)計(jì)方案。系統(tǒng)用24位模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)多通道地震數(shù)據(jù)前端采集;利用FPGA的可并行及高速運(yùn)算特點(diǎn),用FPGA代替?zhèn)鹘y(tǒng)的DSP芯片,設(shè)計(jì)并行的數(shù)據(jù)信號(hào)同步處理,以提高系統(tǒng)的實(shí)時(shí)性和同步性。該系統(tǒng)成功地應(yīng)用到礦井地震勘探中,得到良好的效果。

發(fā)表于：4/25/2011

基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)

多次重觸發(fā)技術(shù)應(yīng)用于多種場(chǎng)合，如一個(gè)30齒的齒輪，設(shè)齒輪嚙臺(tái)系數(shù)為1．2，若測(cè)量其中1齒多次嚙合時(shí)的應(yīng)力，則1齒的嚙合時(shí)間只占齒輪轉(zhuǎn)l圈時(shí)間的1．2／30，其余28．8／30的時(shí)間為空閑態(tài)，而空閑態(tài)記錄無意義。為此開發(fā)多次重觸發(fā)技術(shù)，以齒應(yīng)力作為內(nèi)觸發(fā)信號(hào)，只記錄每次觸發(fā)后的有用信號(hào)，并具有負(fù)延遲，而不記錄空閑狀態(tài)．直到占滿記錄裝置存儲(chǔ)空間，這樣可有效利用存儲(chǔ)空間，記錄更多的有用信號(hào)。

發(fā)表于：4/25/2011

VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計(jì)

高速圖像采集系統(tǒng)的硬件實(shí)現(xiàn)是用VHDL設(shè)計(jì)的。通過建立VHDl行為模型和進(jìn)行VHDL行為仿真，可以及早發(fā)現(xiàn)設(shè)計(jì)中潛在的問題，縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的可靠性和效率。

發(fā)表于：4/25/2011

基于嵌入式的電纜故障檢測(cè)儀設(shè)計(jì)

基于嵌入式的電纜故障檢測(cè)儀設(shè)計(jì),電纜是通信、測(cè)試等系統(tǒng)信號(hào)傳輸?shù)闹匾d體，隨著電纜數(shù)量的增多及運(yùn)行時(shí)間的延長(zhǎng)，電纜也越來越頻繁地發(fā)生故障。電纜線路的隱蔽性及測(cè)試設(shè)備的局限性，使電纜故障的查找非常困難。本文設(shè)計(jì)了一種以嵌入式微處理器

發(fā)表于：4/24/2011

基于NiosII的二維條碼識(shí)別系統(tǒng)設(shè)計(jì)

整個(gè)系統(tǒng)由低到高分為三個(gè)層次：條碼識(shí)別的硬件平臺(tái)、μC／OS—II操作系統(tǒng)、條碼譯碼核心算法。最底層硬件平臺(tái)采用Altera公司的Cylone II EP2C35與ADI公司的視頻解碼芯片ADV7181B，具有8 MB的Flash存儲(chǔ)器，1．MB的SRAM等外設(shè)；中間層μC／OS—II操作系統(tǒng)提供任務(wù)調(diào)度和設(shè)備驅(qū)動(dòng)，以及提供各種中斷來實(shí)現(xiàn)對(duì)外界請(qǐng)求的響應(yīng)，如模式切換、LCM．顯示、射頻傳送等，有效地提高了系統(tǒng)運(yùn)行速率；最頂層條碼譯碼核心算法包括了對(duì)條碼圖像的預(yù)處理和對(duì)譯碼數(shù)據(jù)的RS糾錯(cuò)，采用C語言在NiosII的集成開發(fā)環(huán)境中(IDE)實(shí)現(xiàn)。

發(fā)表于：4/23/2011

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