頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 FC-AL系統中FPGA的彈性緩存設計 一個簡化的異步數據通信系統如圖1所示。接收機端從接收到的來自串行鏈路的比特流中提取時鐘信號Clk1，作為其工作時鐘源；而發送機端采用本地晶振和鎖相環產生的時鐘Clk2，作為其工作時鐘源。接收機在時鐘Clk1的上升沿把數據寫入彈性緩存，發送機在時鐘Clk2的上升沿從彈性緩存中讀出數據，從而實現數據的同步。 發表于：8/8/2011 基于DSP和FPGA的調幅廣播信號監測系統 本文介紹了一種基于DSP的調幅廣播信號監測系統，采用了數字信號處理的方法，與模擬監測技術相比處理更加靈活、測量精度更高、并且大大提高了系統的可靠性。本系統已成功應用于實踐，經過實踐檢查，載波頻率測量精度達到1Hz，調幅度測量精度達到3%，測量效果滿足實際需要。 發表于：8/8/2011 LTE中卷積碼的譯碼器設計與FPGA實現 本文設計的譯碼器，利用Tail-biting卷積碼的循環特性，采用固定延遲的算法與維特比算法結合，使其硬件實現更簡單，采用并行結構以及簡單的回溯存儲器方法，顯著提高譯碼器速度。在設計各個子模塊時，優化了硬件結構，減少占用資源和降低功耗，使其整體性能更優。 本文設計的譯碼器在FPGA上實現和驗證，能達到135．78 MHz時鐘，該譯碼器達到了LTE系統所要求的122．88 MHz時鐘要求，達到了LTE系統所要求的整體性能，并已應用到ASIC芯片設計中。 發表于：8/8/2011 中芯國際新CEO落定邱慈云：控制權爭奪告一段落 8月5日，記者從中芯國際內部得知，華虹NEC現任CEO邱慈云將接替王寧國出任中芯國際首席執行官兼執行董事。 發表于：8/8/2011 臺積電28納米工藝量產受終端市場不振影響 超威(AMD)、輝達(NVIDIA)、高通(Qualcomm)新一世代28納米芯片已于第2季完成設計定案(tape-out)，并開始與臺積電討論下半年的投片計劃。 其中超威Southern Islands系列繪圖芯片將于第3季末量產，輝達Kepler系列繪圖芯片則會在第4季下旬量產，至于高通28納米ARM架構應用處理器Krait也將于9月后開始投片。 發表于：8/8/2011 基于視頻解碼芯片與CPLD的實時圖像采集系統的設計 本文設計了一套基于視頻解碼芯片SAA7114H與CPLD的實時圖像采集系統,其硬件結構簡單,系統穩定,完全滿足基于DSP的活動目標跟蹤系統的需要,具有很強的實用性,稍加改動即可用于其他場合,如監控系統等。 發表于：8/6/2011 FPGA與USB技術在紡織品數字印刷機系統中的應用 介紹了紡織品數字印刷機的設計概況以及USB控制器CY7C68013A的特性，闡述了通過Verilog HDL語言設計FPGA對 USB 控制器的訪問控制操作、USB控制器固件程序設計、USB驅動程序設計及PC端的應用程序設計。測試結果表明， FPGA通過USB接口實現了高速可靠的數據傳輸。 發表于：8/5/2011 基于CPLD的位同步時鐘提取電路設計 本位同步時鐘提取方案已在CPLD器件上進行了仿真實現，通過以上的分析可知，本位同步時鐘的提取方案具有結構簡單、節省硬件資源、同步建立時間短等優點，在輸入信號有一次跳變后，系統出現連“1”連“0”，或信號中斷時，此系統仍然能夠輸出位同步時鐘脈沖，此后，只要輸入信號恢復并產生新的跳變沿，系統仍可以調整此位同步時鐘脈沖輸出而重新同步，此系統中輸入的時鐘信號頻率相對碼元速率越高，同步時鐘的位置就越精確，而當輸入碼元速率改變時，只要改變本系統中的N值系統就可重新正常工作。 發表于：8/5/2011 CDMA 2000系統中前向鏈路卷積編碼器的FPGA實現 FPGA是可編程邏輯器件，它的主要優點在于可以借助EDA工具通過軟件編程對器件的硬件結構和工作方式進行重構，這就使得硬件設計具有軟件設計的靈活性和便捷性。本設計采用VHDL語言并選用可編程邏輯器件在QuartusⅡ下來實現CDMA 2000系統中的前向鏈路卷積編碼器。 發表于：8/5/2011 用CPLD實現基于PC104總線的429接口板 PC104總線系統是一種新型的計算機測控平臺，作為嵌入式PC的一種，在軟件與硬件上與標準的臺式PC(PC/AT)體系結構完全兼容，它具有如下優點：體積小、十分緊湊，并采用模塊化結構，功耗低，總線易于擴充，緊固堆疊方式安裝，適合于制作高密度、小體積、便攜式測試設備，因此在軍用航空設備上有著廣泛的應用，但也正是PC104板的這種小尺寸結構、板上可用空間少給設計帶來了一定的困難，所以本設計采用了復雜可編程器件CPLD，用CPLD完成了PC104總線與429總線通訊的主要電路，大大節省了硬件資源，本文著重介紹了C 發表于：8/5/2011 ?…363364365366367368369370371372…?
