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設計應用

高速數字振動信號無線接收螺旋緩沖算法

高速數字振動信號無線接收螺旋緩沖算法[嵌入式技術][通信網絡]

nRF24L01+無線設備將數據以32 B作為一個數據包進行傳輸，但在上位機接收之后經常發生數據包粘連和不連續，致使在下一次接收之后出現數據不完整。以磨機采集信號和無線傳輸系統為例，系統需要振動產生的數據信號連續不斷地被傳送進來，且要保證數據包的間隔一致。為保證接收數據的完整性和實時性，提出一種螺旋緩沖區域模型，該模型構造出一個環狀隊列，可以臨時性地存儲一定量的數據，這些數據在環形隊列中時，就可以隨時對數據進行操控。經過球磨機筒體振動信號采集和傳輸裝置驗證，數據僅在不同步時刻發生丟失，大大降低了接收數據的錯誤率，為大數據量的接收提供了一種穩定機制。

發表于：4/20/2018 12:56:00 PM

基于三層級低開銷的FPGA多比特翻轉緩解技術

基于三層級低開銷的FPGA多比特翻轉緩解技術[可編程邏輯][其他]

商用現貨型FPGA被認為是解決目前空間應用對處理能力需求不斷增加的唯一途徑，由于其對多比特翻轉的敏感性，需要針對空間應用的單粒子效應采取專門的設計加固技術。提出了基于用戶邏輯層、配置存儲器層和控制層3個層級的容錯技術框架。在用戶邏輯層，提出了一種新型的低開銷的FTR策略用于用戶邏輯的錯誤檢測；在配置存儲器級，提出了基于模塊和幀的動態部分可重構策略用于處理配置存儲器的錯誤；在控制級，以Xilinx ZYNQ片上系統型FPGA為目標，利用其嵌入的硬核處理器進行基于檢查點和卷回體制的電路狀態保存和恢復。整個容錯技術框架在7級流水的LEON3開源器處理器中進行了故障注入的試驗驗證，試驗結果顯示在增加85%的LUT資源和125%的觸發器資源使用條件下，99.997%注入的故障得到了及時糾正。

發表于：4/20/2018 11:38:00 AM

JESD204B Subclass1模式時鐘設計與調試

JESD204B Subclass1模式時鐘設計與調試[模擬設計][其他]

JESD204B協議是用于數據轉換器與FPGA/ASIC之間數據傳輸的高速串行協議，Subclass1模式是該協議完成確定性延時功能的重要模式。對JESD204B協議Subclass1模式的工作原理和時鐘設計要求進行分析，并總結出Subclass1模式時鐘調試方法。利用Xilinx Virtex-7系列FPGA搭建JESD204B自收發鏈路對該方法進行驗證。結果表明，該時鐘調試方法能夠滿足Subclass1模式的時鐘設計要求，保證數據的穩定收發。

發表于：4/19/2018 9:06:00 AM

基于ZYNQ的Retinex實時圖像去霧

基于ZYNQ的Retinex實時圖像去霧[嵌入式技術][其他]

霧霾天氣嚴重影響戶外視頻系統的圖像質量。隨著戶外視頻系統的廣泛和深入的應用，迫切需要能夠進行實時處理的小型化的嵌入式圖像去霧系統。提出一種基于ZYNQ的Retinex實時圖像去霧方法，在HSV顏色空間對亮度分量V進行Retinex算法去霧處理；采用ARM+FPGA軟硬件協同的方式，由ARM完成算法控制功能及圖像的顏色空間轉換、對數等簡單運算；在FPGA中采用高斯核函數與二維圖像卷積的并行算法估計環境光的照度。實驗結果表明，提出的方法在保證去霧效果的情況下，具有處理速度快、小型化、可嵌入、可移植和功耗低等優點，能夠滿足戶外視頻系統的性能要求。

發表于：4/19/2018 8:44:00 AM

基于Testbench的FPGA實物自動化測試環境設計

基于Testbench的FPGA實物自動化測試環境設計[嵌入式技術][其他]

針對FPGA軟件測試過程中仿真測試和實物測試的不足，提出了一種基于仿真測試用例的實物自動化測試環境，將用于仿真測試的Testbench進行解析處理，形成能夠用于FPGA實物測試的傳輸信號，通過執行器將此信號轉換為作用于被測FPGA芯片的實際信號，并采集被測FPGA芯片的響應，實現對FPGA的實物自動化測試。采用實物自動化測試環境驗證平臺對設計架構進行了驗證，取得了良好的效果。

發表于：4/18/2018 11:14:00 AM

一種具有新型延時單元的鑒頻鑒相器設計

一種具有新型延時單元的鑒頻鑒相器設計[模擬設計][其他]

鑒頻鑒相器是電荷泵鎖相環的關鍵模塊。死區表征鑒頻鑒相器對兩個輸入信號最小相位差的鑒別能力，會使鎖相環的雜散特性惡化，是鑒頻鑒相器主要的設計考慮之一?；赥SMC 0.18 μm RF CMOS工藝，設計了一款具有新型延時單元的無死區鑒頻鑒相器。該延時單元基于傳輸門及反相器設計，利用3位數字控制，實現8種不同的復位延時，可靈活配置，有效消除死區。其具備占用面積小、結構簡單、易擴展和易移植等特點。仿真結果表明，設計的鑒頻鑒相器具備消除死區的能力，能夠應用于鎖相環電路。

發表于：4/18/2018 11:03:00 AM

一種低功耗低噪聲8相位輸出環形振蕩器

一種低功耗低噪聲8相位輸出環形振蕩器[模擬設計][其他]

針對環形振蕩器的功耗大、噪聲大、線性度差等問題，基于TSMC 55 nm工藝，提出了一種新型交叉前饋結構環形振蕩器電路。深入分析了器件自身熱噪聲、閃爍噪聲對環形振蕩器輸出相噪貢獻百分比，利用電容濾波技術來降低振蕩器輸出相噪，采用源極負反饋電路得到線性電流來改善調頻線性度，并提供了寬調諧范圍。Spectre RF仿真結果表明，設計的環形振蕩器頻率覆蓋范圍為0.2 GHz～3.8 GHz，產生8相位，相位噪聲為-91.34 dBc/Hz@1 MHz，在1.2 V電源電壓下消耗電流為4.6 mA ,線性度良好。

發表于：4/17/2018 10:36:00 AM

一種多位量化高精度加速度計系統設計

一種多位量化高精度加速度計系統設計[模擬設計][其他]

為了在保證系統噪聲整形能力的基礎上實現穩定的高精度微機械加速度計系統，提出了一種多位量化的高精度加速度計系統。通過應用靜電力反饋線性化電路，實現了一種四階多位量化微機械加速度計結構。該加速度計系統噪聲水平均值低于-120 dB/√Hz，靈敏度0.63 V/g，等效輸入加速度噪聲約為4 μg/√Hz。加速度計系統量程受限于電源電壓和系統靈敏度,約為±3 g。

發表于：4/17/2018 10:11:00 AM

基于電流反饋的IGBT有源柵極驅動方法研究

基于電流反饋的IGBT有源柵極驅動方法研究[電源技術][其他]

IGBT開關過程中di/dt與du/dt的大小決定著電流過沖、電壓過沖和通斷損耗的大小。為使IGBT穩定高效工作，提出一種基于di/dt和du/dt反饋的柵極驅動方法，在IGBT開通時，與di/dt成正比的可控電流反饋到柵極；同樣，在IGBT關斷時，與du/dt成正比的可控電流反饋到柵極。通過調節反饋到柵極的電流值，實現對di/dt與du/dt的控制，從而抑制尖峰電流和過壓損壞的產生。仿真及實驗結果驗證了理論分析的正確性與可行性。

發表于：4/16/2018 11:41:00 AM

一種基于FPGA的低功耗高速解碼器設計

一種基于FPGA的低功耗高速解碼器設計[可編程邏輯][汽車電子]

針對傳統編解碼算法復雜度高、不易擴展等問題，對自編碼神經網絡前向傳播算法和結構進行了研究，提出了一種以自編碼神經網絡為編解碼算法，以FPGA為實現平臺的低功耗高速解碼器系統。該系統實現了字符的編解碼，同時可被應用于各種多媒體信息的編解碼。通過ModelSim仿真，Xilinx ISE實現后進行硬件實測，對計算精度、資源消耗、計算速度和功耗等進行分析。實驗測試結果表明，所設計的解碼器能夠正確完成數據解碼功能，算法簡潔高效，擴展能力強，系統具有低功耗、速度快等特點，可廣泛應用于各種低功耗、便攜式產品。

發表于：4/16/2018 11:03:00 AM

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