頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 基于CoolRunner CPLD的MP3應用開發板的設計與實現 本文介紹了基于CoolRunner CPLD的MP3應用開發板的設計流程，驗證了利用現有IP Core設計的可行性和高效性。在設計過程中，硬件（實驗評估板）的設計和基于IP Core的算法設計可同步進行，避免了兩者因異步帶來的設計周期的延長。實踐證明本文的設計思路和實現方法是一種靈活、快速、可靠地開發數字系統平臺的設計方案。 發表于：7/26/2011 Altera在亞洲13個城市舉辦2011年度技術巡展 活動：Altera®公司今天宣布與代理商合作，將于2011年8月至11月在亞太地區13個城市舉辦免費的技術研討會。研討會將在以下國家舉行：中國、韓國、馬來西亞、臺灣和印度。 發表于：7/26/2011 抗SEU存儲器的設計的FPGA實現 本設計中的抗SEU存儲器的設計可通過ACTEL的ProAsic系列A3P400 FPGA實現，并可使用與其配套的Liber08.5 EDA工具進行代碼的編輯和原理圖的繪制，并進行功能仿真與電路的綜合。通過仿真可以看到，本設計可以達到預期的目的，它既可實現存儲器的抗SEU設計，又可以滿足對存儲器使用靈活性的要求，而且具有功能完善、適應性強、電路簡單等特點，非常適用于星載RAM的抗輻射電路設計。 發表于：7/26/2011 如何在賽靈思FPGA設計中保留可重復結果？ 就獲得可重復結果而言，資源利用和頻率要求都很高的設計是最大的挑戰。它們也是可重復結果流程需求最高的設計。得到可重復結果的第一步是在 HDL設計階段運用設計合理的實踐。遵循出色的分層邊界實踐有助于保持邏輯整體性，而這在設計變更時有助于保持可重復結果。一條不錯的規則就是把那些需要整體優化、實施和驗證的邏輯放在同一層級。另外需要記錄模塊的輸入和輸出。這樣就可以把時序路徑保持在模塊內部，從而避免模塊改變時引起相互影響。最后，把所有需要放入更大 FPGA資源 （如 Block RAM 或 DSP）的邏輯全部設置在相同層級。 發表于：7/26/2011 JPEG2000中5／3離散小波多層變換FPGA實現研究 本文提出了一種快速、有效的JPEG 2000 5／3小波變換的VLSI設計結構，該結構將數據的奇偶分裂、邊界延拓嵌入到地址產生單元對雙端口RAM的操作中，不需要額外的計算單元，采用移位-相加操作代替卷積操作，通過Verilog編寫RTL級代碼并進行功能仿真，最后完成了在FPGA上的驗證，最高時鐘頻率達到156 MHz，整體性能優越。 發表于：7/26/2011 FPGA 是實現綠色搜索技術的關鍵 我們用這個項目探討了 FPGA 加速的可能性，并展示了 FPGA 作為數據中心綠色環保技術的巨大潛力。我們希望進一步擴展這項研究，調查文檔處理所需的全系列工作任務，如語法分析、詞干、索引、搜索以及過濾等。我們清楚地認識到，現有系統在節能潛力方面很有限，我們希望研究能以業界最高效率專門執行信息檢索任務的可定制硬件平臺。這樣，我們就能顯著加速算法的執行，同時大幅度降低能耗，從而開發出更加環保、速度更快的數據中心。 發表于：7/26/2011 LZW改進壓縮算法的FPGA實現 LZW算法邏輯簡單，實現速度快，擅長于壓縮重復出現的字符串；無需事先統計各字符的出現概率，一次掃描即可；相對于其他算法，更有利于硬件實現。本文利用FPGA實現了改進的LZW壓縮算法，仿真證明其算法具有很高壓縮率，適合工程的實際應用。 發表于：7/26/2011 MIT實現9nm工藝電子束光刻技術 麻省理工學院（MIT）的研究人員表示，已經開發出一種技術，可望提升在芯片上寫入圖案的高速電子束光刻解析度，甚至可達9nm，遠小于原先所預期的尺寸。 發表于：7/26/2011 Lattice針對BGA封裝PLD設計的低成本布板技術 日益復雜的系統要求推動了對于提高PLD邏輯密度和增加I/O引腳的需求。因此，球柵陣列(BGA)成為了PLD可選的封裝方式。BGA封裝選擇，如片級BGA，精細間距BGA和芯片陣列BGA，已經很大程度上取代了在大多數PLD上最常用的四方扁平封裝(QFP)。BGA受到系統設計師的廣泛歡迎，主要是由于其具有較高的I/O密度，從而大大提高了引腳數與電路板面積比，因為它比QFP封裝具有更小的封裝尺寸，因而也是空間受限應用的理想選擇。它可以節省電路板面積及其封裝本身的高度。BGA封裝的其他主要優點包括：更好的散熱性能、更小的未對準公差、可靠的封裝結構和經驗證的組裝流程。 發表于：7/25/2011 基于DSP Builder的DDS設計及其FPGA實現 利用可編程邏輯芯片設計DDS的方法通常是采用VHDL語言輸入和原理圖法相結合來設計整個信號發生電路，這種方法通常需要調用很多模塊，綜合性較強，對設計者要求較高。本文利用QuartusⅡ和Matlab/Simulink之間的接口工具DSP Builder來設計整個DDS系統，DSP Builder具備一個友好的開發環境，并且和QuartusⅡ交互性強，易于使用。設計者只需簡單了解VHDL描述語言，就可以直接調用已經建立好的Matlab和Simulink設計流程，通過Simulink的圖形化界面進行建模、系統級仿真，并子對調用QuartusⅡ進行綜合，網表生成和適配，最后完成向FPGA的配置下載過程。 發表于：7/25/2011 ?…369370371372373374375376377378…?
