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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

全球半導體產(chǎn)業(yè)發(fā)展演變研究

集成電路產(chǎn)業(yè)是目前世界上發(fā)展最快、最具影響力的產(chǎn)業(yè)之一，集成電路產(chǎn)業(yè)本身經(jīng)歷了幾十年的不斷的發(fā)展與演變，從最初的以“全能型”企業(yè)為主體的產(chǎn)業(yè)結(jié)構(gòu)轉(zhuǎn)變?yōu)楫a(chǎn)業(yè)集群與專業(yè)垂直分工越來越清晰的產(chǎn)業(yè)結(jié)構(gòu)，這也是從綜合發(fā)展模式向?qū)I(yè)發(fā)展模式的演變，這種產(chǎn)業(yè)結(jié)構(gòu)的變化是為了適應(yīng)激烈的競爭、實現(xiàn)最大價值的內(nèi)在要求。

發(fā)表于：9/21/2010

賽普拉斯為PSoC 3 和 PSoC 5架構(gòu)加入新的可編程外設(shè)

賽普拉斯日前宣布，其為PSoC 3 和 PSoC 5可編程片上系統(tǒng)系列產(chǎn)品服務(wù)的革命性的PSoC Creator集成開發(fā)環(huán)境（IDE）具有了新功能。PSoC Creator現(xiàn)在可以支持增強的低功耗設(shè)計技術(shù)，新的LCD設(shè)計能力，以及更快、更便捷的CapSense電容感應(yīng)設(shè)計。

發(fā)表于：9/21/2010

基于FPGA與SRAM的大容量數(shù)據(jù)存儲的設(shè)計

1 前言　針對FPGA中內(nèi)部BlockRAM有限的缺點，提出了將FPGA與外部SRAM相結(jié)合來改進設(shè)計的方法，并給出了部分VHDL程序。　　2 硬件設(shè)計　　這里將主要討論以Xilinx公司的FPGA(XC2S600E-6fg456)和ISSI公司的SRAM(IS61LV25616AL)為主要器件來完成大容量數(shù)據(jù)存儲的設(shè)計思路。　　FPGA即現(xiàn)場可編程門陣列,其結(jié)構(gòu)與傳統(tǒng)的門陣列相似,大量的可編程邏輯塊( CLB , Configurable Logic Block ) 在芯片中央按矩陣排列,芯片四周為可編程輸入/輸出塊( IOB , Input / Output Block),CLB行列之間及CLB和IOB之間具有可編程的互連資源(ICR,InterConnectResource)。CLB、IOB和ICR都由分布在芯片中的SRAM靜態(tài)存儲單元控制,SRAM中的數(shù)據(jù)決定FPGA的功能,這些數(shù)據(jù)可以在系統(tǒng)加電時自動或由命令控制從外部存儲器裝入。　　在進行數(shù)據(jù)存儲時，可直接將數(shù)據(jù)寫入FPGA內(nèi)部的BlockRAM中，在一定程度上減少了FPGA的資源分配。但FPGA內(nèi)部自帶的RAM塊畢竟是有限的，當需進行大容量數(shù)據(jù)存

發(fā)表于：9/16/2010

Actel FPGA現(xiàn)可配合加密內(nèi)核對抗DPA攻擊

愛特公司(Actel Corporation) 宣布其多種FPGA產(chǎn)品現(xiàn)可搭配使用加密內(nèi)核，對抗差分功率分析(differential power analysis, DPA)攻擊。采用SmartFusion?、Fusion、ProASIC®3和 IGLOO®的設(shè)計人員現(xiàn)可通過使用IP Cores公司(IP Cores, Inc.)的AES、GCM或ECC IP內(nèi)核，保護其密鑰不受DPA攻擊。IP Cores是專業(yè)提供主要用于安全和加密領(lǐng)域的半導體用IP內(nèi)核的供應(yīng)商，而這些內(nèi)核則是首次商業(yè)化地用于FPGA的抗DPA攻擊加密內(nèi)核。

發(fā)表于：9/16/2010

基于FPGA的恒溫晶振頻率校準系統(tǒng)的設(shè)計

為滿足三維大地電磁勘探技術(shù)對多個采集站的同步需求，基于FPGA設(shè)計了一種晶振頻率校準系統(tǒng)。系統(tǒng)可以調(diào)節(jié)各采集站的恒溫壓控晶體振蕩器同步于GPS，從而使晶振能夠輸出高準確度和穩(wěn)定度的同步信號。系統(tǒng)中使用FPGA設(shè)計了高分辨率的時間間隔測量單元，達到0.121 ns的測量分辨率，能對晶振分頻信號與GPS秒脈沖信號的時間間隔進行高精度測量，縮短了頻率校準時間。同時在FPGA內(nèi)部使用PicoBlaze嵌入式軟核處理器監(jiān)控系統(tǒng)狀態(tài)，并配合滑動平均濾波法對測量得到的時間間隔數(shù)據(jù)實時處理，有效地抑制了GPS秒脈沖波動對頻率校準的影響。

發(fā)表于：9/14/2010

基于SoPC的低應(yīng)變反射波檢測系統(tǒng)

提出了一種基于核心處理單元為Altera NiosⅡ的SoPC的智能低應(yīng)變反射波檢測系統(tǒng)。介紹了低應(yīng)變反射波檢測法，探討了系統(tǒng)具體的軟硬件設(shè)計。系統(tǒng)的主要目的是使復雜電子系統(tǒng)可在單塊FPGA上實現(xiàn)，該系統(tǒng)在基樁完整性檢測中具有廣闊的應(yīng)用前景，并能通過適當改進，應(yīng)用于其他工程檢測中。

發(fā)表于：9/13/2010

基于FPGA的棧空間管理器的研究和設(shè)計

提出了一種將堆棧空間劃分為任務(wù)棧和中斷嵌套棧的設(shè)計結(jié)構(gòu)，使堆棧空間最小化。采用VHDL硬件語言，在FPGA設(shè)備上模擬實現(xiàn)了具有自動檢驗功能的棧空間管理器。棧空間管理器由不同功能的邏輯模塊組成，主要闡述了狀態(tài)控制邏輯模塊和地址產(chǎn)生邏輯模塊的設(shè)計方法。

發(fā)表于：9/10/2010

基于PXI的高速數(shù)字化儀模塊

設(shè)計了一種基于PXI接口、雙通道12位、采樣速率250 Msps的高速數(shù)字化儀模塊，給出該系統(tǒng)的工作原理、設(shè)計思想和實現(xiàn)方案，系統(tǒng)采用雙通道A／D轉(zhuǎn)換器進行采樣，使用高性能FPGA器件進行通道控制、數(shù)據(jù)處理和接口設(shè)計，具有功能強大的前端調(diào)理電路，可以選擇匹配阻抗和耦合方式、具有增益自動調(diào)整功能，滿足大范圍信號的測量要求。從硬件和軟件兩個方面對高速數(shù)據(jù)采集、傳輸和存儲的關(guān)鍵問題進行了深入探討。該數(shù)字化儀模塊可方便的與其他PXI儀器組成測試系統(tǒng)，實現(xiàn)對信號的高速采樣和長時間記錄。

發(fā)表于：9/10/2010

H.264/AVC中CAVLC編碼器的硬件設(shè)計與實現(xiàn)

設(shè)計了一種H.264標準的CAVLC編碼器，對原有軟件流程進行部分改進，提出了并行處理各編碼子模塊的算法結(jié)構(gòu)。重點對非零系數(shù)級（level）編碼模塊進行優(yōu)化，采用并行處理和流水線相結(jié)合的結(jié)構(gòu)，減少了cavlc編碼的時鐘周期，提供了穩(wěn)定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA進行實現(xiàn)驗證，最高時鐘頻率可達158.1 MHz，可滿足實時編碼H.264高清視頻要求。

發(fā)表于：9/10/2010

愛特梅爾QTouch Studio 4.3軟件工具簡化觸摸設(shè)計

QTouch Studio 4.3可以滿足觸摸設(shè)計各個階段的需求，新增業(yè)界首創(chuàng)觸摸驗證向?qū)?Touch Validation Wizard) 智能觸摸界面設(shè)計功能，能夠加快上市速度

發(fā)表于：9/9/2010

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