| 二值VGG卷積神經(jīng)網(wǎng)絡(luò)加速器優(yōu)化設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：437 K | |
| 標(biāo)簽： 優(yōu)化設(shè)計(jì) 二值卷積神經(jīng)網(wǎng)絡(luò) FPGA加速器 | |
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| 文檔介紹：基于FPGA的二值卷積神經(jīng)網(wǎng)絡(luò)加速器研究大多是針對(duì)小尺度的圖像輸入，而實(shí)際應(yīng)用主要以YOLO、VGG等大尺度的卷積神經(jīng)網(wǎng)絡(luò)作為骨干網(wǎng)絡(luò)。通過從網(wǎng)絡(luò)拓?fù)洹⒘魉€等層面對(duì)卷積神經(jīng)網(wǎng)絡(luò)硬件進(jìn)行優(yōu)化設(shè)計(jì)，從而解決邏輯資源以及性能瓶頸，實(shí)現(xiàn)輸入尺度更大、網(wǎng)絡(luò)層次更深的二值VGG神經(jīng)網(wǎng)絡(luò)加速器。采用CIFAR-10數(shù)據(jù)集對(duì)基于FPGA的VGG卷積神經(jīng)網(wǎng)絡(luò)加速器優(yōu)化設(shè)計(jì)進(jìn)行驗(yàn)證，實(shí)驗(yàn)結(jié)果表明系統(tǒng)實(shí)現(xiàn)了81%的識(shí)別準(zhǔn)確率以及219.9 FPS的識(shí)別速度，驗(yàn)證了優(yōu)化方法的有效性。 | |
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