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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

基于FPGA的可加密USB存儲設(shè)備設(shè)計

基于FPGA的可加密USB存儲設(shè)備的設(shè)計過程，介紹了FPGA芯片EP1C3T100、USB接口芯片AU6983等各個模塊的功能及硬件電路設(shè)計。對AES加密算法作了詳細(xì)說明，并對硬件FPGA實(shí)現(xiàn)進(jìn)行了設(shè)計和優(yōu)化。該設(shè)備由FPGA芯片通過硬件來完成數(shù)據(jù)加密過程，由高速傳輸總線進(jìn)行數(shù)據(jù)傳輸。具有實(shí)時性好、安全性高等優(yōu)點(diǎn)。

發(fā)表于：3/19/2010

賽靈思針對工業(yè)自動化簡化實(shí)時以太網(wǎng)網(wǎng)絡(luò)開發(fā)

北京 —— 全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）日前在德國紐倫堡召開的 2010 年全球嵌入式展覽會（Embedded World 2010）上推出業(yè)界首款專門針對工業(yè)自動化系統(tǒng)設(shè)計優(yōu)化的特定市場目標(biāo)設(shè)計平臺。該平臺基于賽靈思低成本、低功耗 Spartan®-6 現(xiàn)場可編程門陣列 (FPGA)，可加速實(shí)時以太網(wǎng)網(wǎng)絡(luò)的開發(fā)，讓讓工業(yè)企業(yè)到工廠車間也能擁有高速連接和高可靠通信。

發(fā)表于：3/19/2010

二維FIR濾波器的FPGA實(shí)現(xiàn)

對二維信號實(shí)時處理涉及大量的復(fù)數(shù)運(yùn)算且對運(yùn)算速度要求很高，因此二維有限長單位脈沖響應(yīng)濾波器(2D—FIR)的結(jié)構(gòu)比一維濾波器要復(fù)雜得多。通過對二維濾波器重要運(yùn)算單元復(fù)數(shù)乘法的分析、優(yōu)化減小了其所需實(shí)數(shù)乘法器的個數(shù)。采用Quartus II軟件綜合可以得到算法優(yōu)化后的二維濾波器占用邏輯資源減少了16％，工作速度提高了13％。

發(fā)表于：3/19/2010

基于FPGA實(shí)現(xiàn)DSP與RapidIO網(wǎng)絡(luò)互聯(lián)

在密集型實(shí)時信號處理應(yīng)用中，DSP 由于其本身結(jié)構(gòu)特點(diǎn)具有不可替代的位置。但是遺憾的是目前很多DSP不具有RapidIO 接口，而且也沒有ASIC 能夠?yàn)檫@些DSP提供RapidIO接口。為了在RapidIO 網(wǎng)絡(luò)中充分利用DSP 數(shù)據(jù)處理的優(yōu)勢，我們采用FPGA 做一個轉(zhuǎn)接橋邏輯，將DSP 的總線連接到一個RapidIO 的IP 核，從而實(shí)現(xiàn)DSP 和RapidIO 網(wǎng)絡(luò)的互聯(lián)。

發(fā)表于：3/19/2010

AES算法的可配置硬件結(jié)構(gòu)設(shè)計與實(shí)現(xiàn)

在分析AES算法的基礎(chǔ)上，介紹了該算法各模塊的設(shè)計實(shí)現(xiàn)方法，并將加解密運(yùn)算結(jié)構(gòu)設(shè)計為1個統(tǒng)一的結(jié)構(gòu)。通過對密鑰生成算法的分析，將3種密鑰長度的密鑰生成算法進(jìn)行了可配置設(shè)計，使該設(shè)計能夠?qū)崿F(xiàn)加解密功能。該設(shè)計通過了FPGA仿真驗(yàn)證，與傳統(tǒng)設(shè)計方案相比大大減小了硬件資源的消耗。

發(fā)表于：3/18/2010

基于FPGA的PCI總線接口硬件調(diào)試策略

Signal TapⅡ邏輯分析器集成到QuartusⅡ設(shè)計軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)(SOPC)設(shè)計中的實(shí)時信號狀態(tài)，這樣，開發(fā)者就可以在整個設(shè)計過程中以系統(tǒng)級速度觀察硬件和軟件的交互。Signal TapⅡ可支持多達(dá)1024個通道，采樣深度高達(dá)128KB，每個分析器均有1O級觸發(fā)輸入／輸出，從而增加了采樣的精度。

發(fā)表于：3/18/2010

基于CPLD器件在時間統(tǒng)一系統(tǒng)中的應(yīng)用

隨著電子技術(shù)的發(fā)展，對遙測信號的幀結(jié)構(gòu)的可編程度、集成度的要求越來越高，用于時間統(tǒng)一系統(tǒng)的B碼源的設(shè)計也趨于高度集成化。為了適應(yīng)現(xiàn)代靶場試驗(yàn)任務(wù)的要求，我們采用Altera的CPLD器件，將用于產(chǎn)生B碼的各種門電路集成在一個芯片，通過高度集成的系統(tǒng)可以用于產(chǎn)生標(biāo)準(zhǔn)的串行時間碼向測量設(shè)備發(fā)送，測量設(shè)備對接收到的B碼進(jìn)行解調(diào)能產(chǎn)生出系統(tǒng)所需的絕對時間和各種控制信號。此B碼產(chǎn)生系統(tǒng)可作為基地設(shè)備檢測調(diào)試用，也可作實(shí)踐教學(xué)設(shè)備。

發(fā)表于：3/17/2010

JPEG2000 MQ編碼器的設(shè)計與實(shí)現(xiàn)

提出了一種JPEG2000 MQ編碼器的硬件設(shè)計方案。通過狀態(tài)更新超前預(yù)測、前導(dǎo)零檢測、重歸一化超前預(yù)測等方法以及字節(jié)輸出的改進(jìn)處理，使MQ編碼器的工作速率可達(dá)1CxD/cycle。同時對各流水段中的路徑進(jìn)行優(yōu)化改進(jìn)，提高了系統(tǒng)的最高時鐘頻率。采用Verilog語言進(jìn)行RTL級描述，并在Altera的FPGA上進(jìn)行了仿真驗(yàn)證。結(jié)果表明，在Altera的EP2S60F67214上，該MQ編碼器的最高工作時鐘頻率可達(dá)65.19 MHz。

發(fā)表于：3/17/2010

基于FPGA的永磁同步電機(jī)控制器設(shè)計

提出一種基于FPGA的永磁同步電機(jī)控制器的設(shè)計方案，該設(shè)計可應(yīng)用于具有高動態(tài)性能要求的永磁同步電機(jī)伺服控制系統(tǒng)。為提高伺服控制系統(tǒng)的實(shí)時性，簡化電路及節(jié)省成本，該系統(tǒng)設(shè)計采用Ahera公司生產(chǎn)的CycloneIII EP3C25Q240C8型FPGA器件實(shí)現(xiàn)電機(jī)控制器。嵌入NiosⅡCPU軟核配合片內(nèi)硬件乘法器及可編程邏輯門陣列，實(shí)現(xiàn)軟硬件協(xié)同工作。通過QuartusⅡ軟件自帶的SignalTaplI嵌入式邏輯分析儀進(jìn)行板上調(diào)試驗(yàn)證，得到帶有死區(qū)輸出的PWM波形。該P(yáng)WM波形可用于電機(jī)驅(qū)動。

發(fā)表于：3/17/2010

航空電子系統(tǒng)設(shè)計中FPGA技術(shù)的應(yīng)用

現(xiàn)代FPGA的強(qiáng)大功能使其成為MIL-STD -1553設(shè)計的理想選擇，這就是Condor Engineering推出FlightCORE的原因。FlightCORE是一種允許設(shè)計人員在各種Altera和Xilinx的FPGA中輕松實(shí)現(xiàn)無版權(quán)的實(shí)例化設(shè)計的MIL-STD-1553 IP。

發(fā)表于：3/16/2010

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