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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

Altera榮獲年度EE Times/EDN ACE獎(jiǎng)

2015年7月28號(hào)，北京——在2015年7月21號(hào)加州圣克拉克舉行的嵌入式系統(tǒng)大會(huì)的EE Times和EDN 2015 UBM Canon電子行業(yè)年度創(chuàng)造獎(jiǎng)(ACE，Annual Creativity in Electronics)頒獎(jiǎng)典禮上，Altera公司(Nasdaq: ALTR)優(yōu)秀的參考設(shè)計(jì)獲得了ACE一等獎(jiǎng)。Altera由于其工業(yè)4.0應(yīng)用的單芯片、支持云計(jì)算的可編程邏輯控制器(PLC)參考設(shè)計(jì)而獲得最優(yōu)產(chǎn)品：參考設(shè)計(jì)類這一最高榮譽(yù)。ACE獎(jiǎng)最優(yōu)產(chǎn)品類表彰2014年度面市的前沿技術(shù)。

發(fā)表于：7/29/2015

Xilinx 宣布Vivado設(shè)計(jì)套件開始支持16nm UltraScale+產(chǎn)品早期試用

2015年7月24日，中國北京 - All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布，Vivado®設(shè)計(jì)套件開始支持包括Zynq® UltraScale+和Kintex® UltraScale+器件在內(nèi)的16nm UltraScale?+產(chǎn)品組合的早期試用。該Vivado早期試用版工具已與UltraScale+ ASIC級(jí)可編程邏輯進(jìn)行了協(xié)同優(yōu)化，能夠充分發(fā)揮量產(chǎn)級(jí)UltraScale+器件的優(yōu)勢(shì)，進(jìn)而利用整個(gè)目錄中的SmartCORE?和 LogiCORE? IP。

發(fā)表于：7/28/2015

基于電磁波反射的協(xié)作SR-ARQ協(xié)議發(fā)送端延時(shí)分析

分集技術(shù)可以有效地提高無線通信系統(tǒng)的抗衰落性能，提出了一種基于反射的協(xié)作分集有限狀態(tài)Markov模型，解決使用中繼帶來的大量消耗資源的問題，給出了選擇式合并和最大比值合并的合并下的延時(shí)分析，并對(duì)最大比值合并方式進(jìn)行仿真。

發(fā)表于：7/27/2015

一種數(shù)字陀螺中Σ-Δ DAC的數(shù)字調(diào)制器設(shè)計(jì)和驗(yàn)證

采用單環(huán)級(jí)聯(lián)分布式前饋結(jié)構(gòu)(CIFF)設(shè)計(jì)并實(shí)現(xiàn)了一款三階四比特量化的Σ-Δ數(shù)字調(diào)制器。噪聲傳遞函數(shù)通過局部反饋技術(shù)進(jìn)行了零點(diǎn)優(yōu)化，并且對(duì)各系數(shù)進(jìn)行CSD(Canonical Signed Digit)編碼優(yōu)化。系統(tǒng)建模仿真結(jié)果得到SNDR為120.3 dB，有效位數(shù)(ENOB)為19.7位。針對(duì)多位量化適配問題，采用數(shù)據(jù)加權(quán)平均(DWA)算法對(duì)誤差進(jìn)行噪聲整形，以減小失配引起的非線性誤差。利用增加單元DAC的方法，對(duì)DWA算法進(jìn)行改進(jìn)，解決了其在直流或低頻周期信號(hào)下會(huì)產(chǎn)生雜波的問題，并對(duì)其進(jìn)行系統(tǒng)建模與仿真。最后利用FPGA驗(yàn)證了IDWA-DAC系統(tǒng)模型的正確性，這種結(jié)構(gòu)能夠有效提高動(dòng)態(tài)范圍，滿足設(shè)計(jì)要求。

發(fā)表于：7/27/2015

一種應(yīng)用于生物識(shí)別領(lǐng)域的AES算法

生物識(shí)別技術(shù)已廣受重視，利用AES加密算法對(duì)生物識(shí)別過程中的特征模板進(jìn)行加密可以大大提高生物識(shí)別技術(shù)的安全性。為提高AES加密算法的吞吐率，使其更好地應(yīng)用于生物識(shí)別領(lǐng)域，以FPGA為實(shí)現(xiàn)主體，采用串行緩存結(jié)構(gòu)，充分利用FPGA并行處理的特點(diǎn)，成功實(shí)現(xiàn)了一種大吞吐量的AES算法。最后在Xilinx的XC7A200T芯片上對(duì)算法進(jìn)行了驗(yàn)證，經(jīng)計(jì)算其理論吞吐量可以達(dá)到30.3 Gb/s。

發(fā)表于：7/27/2015

基于安路FPGA的雙端口千兆以太網(wǎng)視頻傳輸卡

本文介紹了一種使用ANLOGIC(上海安路信息科技有限公司) AL3 FPGA實(shí)現(xiàn)的基于千兆以太網(wǎng)的實(shí)時(shí)視頻傳輸系統(tǒng)。本文首先對(duì)AL3 FPGA的特點(diǎn)，KSZ9031RNX千兆PHY芯片和視頻傳輸帶寬計(jì)算等進(jìn)行了簡要介紹，然后詳細(xì)描述了系統(tǒng)硬件架構(gòu)和FPGA程序架構(gòu)，通過采用乒乓式的頁模式訪問SDRAM解決視頻緩存帶寬瓶頸，實(shí)現(xiàn)了1080P 30幀/秒的實(shí)時(shí)視頻傳輸。

發(fā)表于：7/27/2015

2015 Altera亞洲創(chuàng)新設(shè)計(jì)大賽獲獎(jiǎng)名單

經(jīng)過激烈的角逐，2015亞洲創(chuàng)新設(shè)計(jì)大賽共評(píng)選出特等獎(jiǎng)4名、一等獎(jiǎng)6名、二等獎(jiǎng)4名，三等獎(jiǎng)6名。其中，湖北大學(xué)的“30秒速解魔方機(jī)器人”在公投環(huán)節(jié)以兩票領(lǐng)先的優(yōu)勢(shì)當(dāng)選本屆亞洲創(chuàng)新設(shè)計(jì)大賽的兩岸總冠軍。

發(fā)表于：7/25/2015

2015 Altera亞洲創(chuàng)新設(shè)計(jì)大賽完美收官

7月11日～12日，由Altera和友晶科技聯(lián)合主辦的2015亞洲創(chuàng)新設(shè)計(jì)大賽終于在武漢落下帷幕。本屆大賽吸引了500多支隊(duì)伍報(bào)名參賽，通過分賽區(qū)的比拼，最后共有16支隊(duì)伍帶著他們的精彩作品來到現(xiàn)場，參加最后的角逐。

發(fā)表于：7/25/2015

基于粒子群算法的交通干線協(xié)調(diào)控制的研究

目前各大城市交通擁堵的一個(gè)重要原因是交通控制仍然為單點(diǎn)控制，未能實(shí)現(xiàn)協(xié)調(diào)優(yōu)化?；诖耍岢鲆环N基于粒子群優(yōu)化的干線交通總延誤最小協(xié)調(diào)控制方法。首先，通過對(duì)城市交通干線協(xié)調(diào)控制進(jìn)行數(shù)學(xué)抽象，建立干線交通雙向綠波控制總延誤模型。其次，依據(jù)總延誤模型的特征，設(shè)計(jì)了一種利用歷史最優(yōu)共享的粒子群算法(VSHBPSO)。接著，對(duì)干線總延誤模型進(jìn)行優(yōu)化，以總延誤最小為目標(biāo)，得出相位差、綠信比的最優(yōu)解，進(jìn)而獲得交通信號(hào)相位的動(dòng)態(tài)配時(shí)策略。最后以秦皇島市交通干線為例進(jìn)行仿真實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的交叉口配時(shí)方案比傳統(tǒng)的定時(shí)控制方案減少了43.1%的延誤時(shí)間，有效提高了干線通行效率。

發(fā)表于：7/23/2015

基于FPGA的通用PCM測(cè)試系統(tǒng)設(shè)計(jì)

遙測(cè)系統(tǒng)中，使用大量、種類繁多的數(shù)據(jù)綜合設(shè)備將不同種類、不同通道的有用信息綜合、編碼為PCM流。為滿足種類繁多的數(shù)據(jù)綜合設(shè)備的測(cè)試需求，研制了基于FPGA的通用PCM測(cè)試系統(tǒng)，實(shí)現(xiàn)對(duì)具有不同碼型、碼速率、幀結(jié)構(gòu)以及接口等的數(shù)據(jù)綜合設(shè)備的功能測(cè)試。系統(tǒng)功能強(qiáng)大，使用靈活方便。

發(fā)表于：7/23/2015

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