??? 摘?要： 在鋼板表面缺陷檢測中，如何解決大數(shù)據(jù)處理量的問題是整個(gè)系統(tǒng)的決定性環(huán)節(jié)。應(yīng)用Stratix系列FPGA的高速并行特點(diǎn)設(shè)計(jì)了FIR濾波器，實(shí)現(xiàn)了對海量數(shù)據(jù)的高速處理。實(shí)驗(yàn)與軟件仿真表明，該設(shè)計(jì)完全達(dá)到要求。
??? 關(guān)鍵詞：? FPGA? FIR濾波器? 實(shí)時(shí)處理? Quartus II
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??? 隨著現(xiàn)代工業(yè)的高速發(fā)展以及對技術(shù)的更高要求，業(yè)界對工業(yè)原材料也提出了越來越苛刻的要求。特別是作為工業(yè)基礎(chǔ)原材料的冷軋薄板，更是受到人們的極大關(guān)注。能否提供表面質(zhì)量優(yōu)異的薄板對于最終產(chǎn)品的性能起到了非常關(guān)鍵的作用。目前國內(nèi)外在本領(lǐng)域的研究成果大致為分別利用線、面陣CCD獲取表面圖像，由后續(xù)軟件對圖像加以分析的方法來實(shí)現(xiàn)對表面質(zhì)量的檢測處理。由于要求實(shí)時(shí)高速檢測，若仍然采用軟件處理的方法，對于計(jì)算機(jī)來講，顯然處理負(fù)擔(dān)是異常沉重的。近幾年來，隨著ASIC技術(shù)的迅猛發(fā)展以及IP設(shè)計(jì)的逐漸成熟，使得FPGA具有實(shí)時(shí)、高速、易修改等特點(diǎn)，利用FPGA對圖樣實(shí)現(xiàn)基本處理就顯得非常有實(shí)用價(jià)值。本課題就是基于如上考慮，應(yīng)用嵌入式FPGA系統(tǒng)對鋼板表面缺陷進(jìn)行檢測做出的一些探索性研究。
??? 根據(jù)設(shè)計(jì)要求：①板面寬度應(yīng)達(dá)到2m；②橫縱向分辨率不低于0.1mm；③運(yùn)動(dòng)速度低于1.5m/s，可簡單計(jì)算出一幀圖像應(yīng)為20000個(gè)象素點(diǎn)，單象素點(diǎn)速度為1.5kHz；根據(jù)采樣定理，CCD的驅(qū)動(dòng)脈沖將達(dá)到30MHz，進(jìn)而可知在進(jìn)行256點(diǎn)FIR濾波時(shí)每幀圖像的數(shù)據(jù)量將達(dá)到G的數(shù)量級；加之圖像處理算法的復(fù)雜性，數(shù)據(jù)量將會(huì)非常龐大，這是PC機(jī)無法實(shí)時(shí)處理的。經(jīng)過對現(xiàn)場條件的仔細(xì)分析，可知缺陷不會(huì)是大面積的，倘若全部的數(shù)據(jù)都使用最后的高級算法處理進(jìn)行分類，很明顯會(huì)浪費(fèi)大量的硬件資源，造成設(shè)備成本過高。倘若在高級處理前實(shí)現(xiàn)圖像的預(yù)處理，例如去噪、平滑、濾波等，以提取圖像的基本特征，先做出初步判斷進(jìn)而再由后續(xù)設(shè)備對數(shù)據(jù)進(jìn)行分析和分類，無疑對減輕負(fù)擔(dān)和實(shí)現(xiàn)高效處理有很重要的意義。
1 數(shù)字圖像預(yù)處理
??? 在圖像特征提取前，由于光照及現(xiàn)場環(huán)境等各因素的影響，有必要對所取得的圖樣進(jìn)行濾波、去噪以及初步劃分缺陷尺寸等簡單處理。這可以采用由標(biāo)準(zhǔn)樣本中提取較為明確的板面圖像的頻域特征，進(jìn)而利用FIR數(shù)字濾波器" title="數(shù)字濾波器">數(shù)字濾波器來實(shí)現(xiàn)圖像的特定區(qū)域的增強(qiáng)。
??? 由于FIR數(shù)字濾波器具有良好的線性相位,而且較IIR數(shù)字濾波器具有可多重阻帶設(shè)計(jì)的特點(diǎn)，因此可最大限度地滿足設(shè)計(jì)要求。其傳遞函數(shù)" title="傳遞函數(shù)">傳遞函數(shù)可表達(dá)為：
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??? 式中,θ(ω)=-τω，為網(wǎng)絡(luò)傳輸相位函數(shù)
?? ?同時(shí)，F(xiàn)IR數(shù)字濾波器滿足如下條件：
?? ?h(n)=±h(N-1-n)
?? ?該式表明h(n)對(N-1)/2滿足偶對稱或奇對稱[1]。
??? 設(shè)傳遞函數(shù)為偶對稱，且N取偶數(shù),有：
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??? 若傳遞函數(shù)為奇對稱，則只需將(1)和(2)式中方括號內(nèi)“+”號改為“-”號即可。
??? 從上面的分析中可知，由于傳遞函數(shù)具有的對稱性，使得運(yùn)算過程中乘法次數(shù)可以減半，這大大降低了對海量數(shù)據(jù)的分析負(fù)擔(dān)。
?? ?由標(biāo)準(zhǔn)缺陷圖樣分析，可以大致確定正常板面圖像信號所處的頻域范圍。
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?? 上式中，M為階數(shù)。
??? 當(dāng)M確定時(shí)，據(jù)(3)式可獲取濾波器各特征系數(shù)。
2 算法的硬件實(shí)現(xiàn)
??? 由前面的分析可知，如何提高系統(tǒng)數(shù)據(jù)處理能力是解決問題的瓶頸，PC機(jī)顯然無法勝任如此復(fù)雜的處理任務(wù)，近幾年來FPGA技術(shù)發(fā)展突飛猛進(jìn)并以其快速、在線可編程的優(yōu)良性能在工業(yè)在線檢測中得到了廣泛應(yīng)用。本系統(tǒng)出于對實(shí)際條件和后繼設(shè)備更新的考慮，采用Altera公司于2003年正式推出的Stratix系列FPGA。
2.1 器件介紹
?? ?Stratix系列產(chǎn)品是Altera公司基于SRAM與LUT（查找表）模式，應(yīng)用0.13μm全銅布線工藝制造的最新FPGA。相比于以往的產(chǎn)品，Stratix系列器件的新結(jié)構(gòu)采用了DitrectDriveTM技術(shù)和快速連續(xù)的MultiTrackTM互聯(lián)" title="互聯(lián)">互聯(lián)技術(shù)。MultiTrackTM互聯(lián)技術(shù)可以根據(jù)走線不同長度進(jìn)行優(yōu)化，改善內(nèi)部模塊之間的互聯(lián)性能。Altera公司特有的DirectDriveTM技術(shù)保證了片內(nèi)所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術(shù)與QuartusII 2.0以上版本軟件提供的LogicLockTM功能相結(jié)合，便于進(jìn)行模塊化設(shè)計(jì)，簡化了系統(tǒng)集成。Stratix系統(tǒng)器件片內(nèi)的全局和本地時(shí)鐘資源提供了多達(dá)40個(gè)獨(dú)立的系統(tǒng)時(shí)鐘，有利于實(shí)現(xiàn)最豐富的系統(tǒng)性能；全新的布線結(jié)構(gòu)，分為三種長度的行列布線，在保證延時(shí)可預(yù)測的同時(shí)，增加了布線的靈活性;為了更好地提高系統(tǒng)數(shù)據(jù)存儲(chǔ)能力，Stratix系列自帶有三種可靈活配置的存儲(chǔ)器，其大小分別為512bit、4k bit、512kbit[2]。
??? Stratix器件內(nèi)嵌的DSP模塊提供了高于DSP處理器的數(shù)據(jù)處理能力，并且更為靈活和經(jīng)濟(jì)。每一Stratix DSP模塊可提供多達(dá)8個(gè)運(yùn)行在250MHz的并行乘法器" title="乘法器">乘法器，數(shù)據(jù)吞吐能力高達(dá)2GMACS。最大的Stratix器件EP1S125包括28個(gè)DSP模塊，可完成高達(dá)224個(gè)并行乘法操作，并提供56GMACS的總線數(shù)據(jù)吞吐能力；而傳統(tǒng)的DSP處理器最多僅可同時(shí)進(jìn)行8個(gè)并行乘法操作，數(shù)據(jù)吞吐量也只有8.8GMACS。在DSP模塊中，除了專用乘法器以外，還可利用邏輯單元" title="邏輯單元">邏輯單元（LE）實(shí)現(xiàn)乘法器和DSP功能。例如，可在Stratix器件中利用大約9600個(gè)邏輯單元實(shí)現(xiàn)一個(gè)256階FIR濾波器。Stratix系列的EP1S120包括大約114140個(gè)邏輯單元，可以容納11個(gè)這樣的濾波器。每一濾波器可運(yùn)行在200MHz，這意味著通過利用LE可提供563GMACS的器件總吞吐能力。結(jié)合DSP模塊提供的56GMACS數(shù)據(jù)吞吐能力，Stratix器件可提供高達(dá)620GMACS的數(shù)據(jù)總吞吐能力。因此Stratix器件適用于大數(shù)據(jù)量數(shù)字信號處理。同時(shí)每個(gè)Stratix器件有多達(dá)12個(gè)PLL和40個(gè)全局的采用全功能的嵌入式鎖相環(huán)（PLL）管理片內(nèi)和片外時(shí)鐘，可以進(jìn)行頻率合成、倍頻、分頻、調(diào)整相位和延遲。Stratix器件提供了兩種PLL：增強(qiáng)型PLL支持外部時(shí)鐘反饋、時(shí)鐘轉(zhuǎn)換、PLL重置、可編程帶寬等功能；快速型PLL用于優(yōu)化高速差分I/O端口和全局時(shí)鐘，實(shí)現(xiàn)最豐富的系統(tǒng)性能[3]。
2.2 算法實(shí)現(xiàn)
??? 濾波器階數(shù)確定后,依據(jù)（3）式可獲取FIR系統(tǒng)參數(shù)。假定階數(shù)為16，則可計(jì)算出h0～h15各參數(shù)，然后依據(jù)（1）式便可設(shè)計(jì)結(jié)構(gòu)圖，如圖1所示。從圖中看出實(shí)現(xiàn)重點(diǎn)為乘法器的實(shí)現(xiàn)，由于Stratix系列內(nèi)嵌有10個(gè)DSP模塊，每個(gè)模塊可同時(shí)實(shí)現(xiàn)8個(gè)運(yùn)行于250MHz的并行乘法器，這就大幅度地提高了運(yùn)行速度。而且其內(nèi)嵌的大容量SRAM也為同時(shí)存取大量抽頭因子帶來了方便。在算法實(shí)現(xiàn)中使用更為有效的VHDL語言，可以實(shí)現(xiàn)主函數(shù)設(shè)計(jì)以及ROM初始化程序設(shè)計(jì)。設(shè)計(jì)中使用EP1S25芯片，時(shí)鐘的頻率設(shè)置為25MHz，經(jīng)過QuartusII軟件仿真可得到如圖2所示的結(jié)果。為檢測仿真效果，特對相同單維數(shù)據(jù)，用MATLAB軟件進(jìn)行相同算法處理，獲得另一組結(jié)果，將兩組數(shù)據(jù)相比對得到表1，誤差≤1。
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參考文獻(xiàn)
1 胡廣書.數(shù)字信號處理. 北京：清華大學(xué)出版社，1997
2 系列器件手冊. Altera公司，2003
3 徐志軍.CPLD/FPGA的開發(fā)與應(yīng)用. 北京：電子工業(yè)出版社，2002
4 侯伯亨. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì).西安:西安電子科技大學(xué)出版社，2003