0 引言

    在工業控制、汽車電子、軌道交通、新能源系統、航空航天、武器裝備等領域，往往需將小信號放大后為負載提供較大的驅動功率，這需要用到高壓大功率集成運算放大器^[1]。高壓大功率集成運算放大器的工作電壓一般為幾十伏，且電路精度要求較高，耐壓較低的CMOS集成技術不適用于該領域^[2-3]，需用耐壓和精度更高的雙極型集成工藝來實現這類電路。低輸入偏置電流、低失調電壓、低失調電流以及高共模抑制比是功率集成運放的重要指標要求，而這些參數主要由輸入級電路決定，因此，輸入級電路的設計對功率集成運放的性能起著關鍵作用。基于高壓雙極型工藝的功率運放的輸入級一般采用共極-共射(CC-CE)結構^[4]，會增加兩路電流源而導致功耗較大。CMOS差分套筒式共源共柵(differential telescopic cascode)結構廣泛應用于CMOS集成運算放大器中^[5-7]，能有效提高增益和輸出擺幅，但這種結構目前主要是用在低壓低功耗領域。

    本文基于高壓雙極型集成工藝，借鑒CMOS cascode放大電路結構，采用p溝道結型場效應晶體管(JFET)組成的差分對套筒式共源共柵結構實現了一種適用于高壓大功率集成運算放大器的輸入級電路。仿真結果表明，該輸入級電路具有低的輸入偏置電流、失調電壓、失調電流，高共模抑制比以及較寬的共模輸入電壓范圍。

1 電路結構設計

    用p溝道結型場效應晶體管(JFET)組成的差分對套筒式cascode結構作為輸入級，不僅能滿足高電源電壓的工作條件，而且可以顯著降低輸入偏置電流。采用共集-共射（CC-CE）結構作為輸入級的負載，CC起緩沖作用，能降低負載對輸入級的影響；CE是主要的電壓增益單元。

1.1 p溝道JFET cascode結構

    cascode結構的具體實現一共有3種組態：雙極型晶體管-雙極型晶體管(BJT-BJT)、雙極型晶體管-場效應管(BJT-FET)以及場效應管-場效應管(FET-FET)。相對于BJT-BJT組態，FET-FET型的組態具有更高的輸入阻抗和更寬的帶寬，并且其性能在靜態電流變化時的情況下也很穩定，但這是以犧牲增益為代價的^[8]。P溝道JFET cascode的典型電路如圖1所示。其中，J1是共源接法，J2是共柵接法，輸出在J2的漏端。與典型的NMOS管組成的cascode結構類似，電路的輸出阻抗可以表示為：

其中，r_ds1、r_ds2分別代表J1和J2管的漏源電阻，g_m2是J2管的跨導。可見cascode結構使輸出阻抗遠大于J1和J2管漏源電阻串聯之和，由此使得增益提高。這種結構適合工作于高電源電壓的情形，且p溝道JFET能有效降低該放大器的1/f噪聲。

1.2 JFET差分套筒式cascode輸入級設計

    簡化的JFET差分套筒式cascode輸入級如圖2所示。J1~J4構成JFET差分套筒式cascode對管，V_in1和V_in2是信號輸入端，V_b1給J2和J4提供柵極電壓偏置，電流源I₁分別給J1、J2和J3、J4兩支路提供電流偏置，左右兩個電流源I₂的電流值均為電流源I₁大小的一半。

    JFET的偏置電流主要受到3個方面的影響：

    (1)雪崩倍增效應產生的碰撞離子電流；

    (2)產生-復合中心在空間電荷區形成的產生電流；

    (3)空間電荷區外（空間電荷區邊界附近）電子-空穴對形成的擴散電流。

    在柵漏電壓比較大的情況下，因素(1)占主導地位。為了使得JFET的輸入偏置電流(I_ib)最小，同時JFET仍然工作在恒流區，需要滿足柵漏電壓(V_GD)大于等于夾斷電壓(V_p)的條件。P型JFET工作在恒流區時的I-V關系為^[9]：

其中，β是增益因子，λ是溝道長度調制系數。設置I₁的電流等于JFET飽和漏極電流(I_DSS)的一半，則I₂和I₃的電流均為0.25 I_DSS。由式(2)可得，每一個JFET的柵源電壓均為0.5 V_p。控制偏置電壓V_b1的值等于J1和J3源極電位的值，那么J1和J3的柵漏電壓V_GD=V_p，此時J1和J3工作在恒流區且輸入偏置電流達到最小值。當V_GD>V_p時，輸入偏置電流隨V_GD的增加指數上升。p-JFET差分輸入級的輸入電阻R_i1和輸入偏置電流成反比例關系^[10]，小的輸入偏置電流還可以得到大的輸入電阻。

    圖2中如果V_b與J1、J3的源極直接相連，會引入較大的寄生電容使得整體電路的速度顯著降低。圖3給出了p溝道JFET組成的差分套筒式cascode輸入級電路的具體實現。共模電壓源V_CM為J1和J3提供偏置電壓，晶體管T4和電阻R₅為J2和J4提供柵極偏置。電阻R₃和R₄分別串聯在J1和J3的源極，提高了cascode結構的輸出電阻。晶體管T3的集電極電流為兩條JFET支路提供偏置電流，晶體管T6、T7及其射極串聯電阻分別構成J1、J2和J3、J4的電流源負載。由于J1、J2和J3、J4既要起到放大管的作用，又要向電流源負載流入電流，使得輸入共模電壓范圍會有一定程度的減小。

    在圖3中，對于p溝道JFET組成的差分cascode來說，電路的增益絕對值表達式為：

    G_m是輸入級的等效跨導，由于在J1和J3的源極分別加入串聯電阻R₃和R₄，使得J1和J3的跨導由于源極電阻退化效應而降低；r_o1是從輸出端看向-Vcc的等效輸出電阻；r_o2是從輸出端看向Vcc的等效輸出電阻，由于源極電阻的存在，r_o2的阻抗要比普通cascode輸出阻抗大。

    考慮到使用晶體管T4對第二個差分對J2、J4的柵極偏置，J1和J3的柵漏電壓為：

1.3 負載電路結構

    負載電路采用共極-共射(CC-CE)雙端輸出結構，如圖4所示。晶體管T11和電流源I_d1構成射極跟隨器，可以提高輸入電阻，穩定輸入級的電壓增益；T12針對輸出信號V_o1為共射模式，針對輸出信號V_o2為共集模式，電流源I_d2和I_d3分別是兩種模式的有源負載。輸出信號V_o1和V_o2用于驅動功率輸出級。

2 仿真驗證

    本文設計的適用于高壓大功率集成運算放大器的輸入級電路及其負載電路如圖5所示。

    基于中科渝芯公司70 V高壓雙極型集成工藝，在±35 V雙電源電壓下，對本文設計的放大電路進行了仿真驗證。

    圖6所示為幅頻和相頻特性曲線，從圖中可得出：直流增益為89 dB，單位增益帶寬為8.13 MHz，相位裕度為57°。

    從圖7所示的共模抑制比仿真曲線可得出該輸入級放大電路的共模抑制比約為146 dB。

    電源抑制比仿真結果如圖8所示，從曲線上可讀出該電路的電源抑制比為94.32 dB。從圖9中得出輸入偏置電流約為20 pA。

    此外，仿真還得出該輸入級電路的輸入失調電流為0.57 fA、輸入失調電壓為110 μV。

3 結論

    本文基于70 V高壓雙極型工藝模型，設計了一種低輸入偏置電流的功率運放輸入級放大電路。在典型的差分套筒式cascode基礎上，在p溝道JFET的源極串聯上電阻，提高了輸出電阻。以共集-共射的電路結構作為該輸入級電路的負載，共集結構穩定輸入級的增益，共射級是主要的放大單元。在負載電路的兩個輸出端可以級聯功率輸出級，設置合適的功率輸出級參數可以得到大的輸出電流。仿真結果表明，該輸入級電路具有極低的輸入偏置電流、低失調電壓、低失調電流、高共模抑制比，滿足功率運放對輸入級的要求。

參考文獻

[1] 譚磊.幾類運算放大器的基本特性及設計要素[J].電子技術應用，2012，38(7)：20-21.

[2] 高瑜宏，朱平.一種高增益帶寬積CMOS跨導運算放大器[J].微電子學，2017，47(5)：597-600.

[3] 趙秋明，趙明劍，王衛東.0.18 μm低壓高速高PSRR集成運放芯片設計[J].微電子學，2011，41(1)：39-43.

[4] WIDLAR R J，YAMATAKE. M.A monolithic power op amp[J].IEEE Journal of Solid-State Circuits，1988，23（2）：527-535.

[5] 黃君凱，徐卓慧，陳松濤.一種高性能CMOS運算放大器的設計[J].微電子學，2010，40(1)：41-44.

[6] 李楊先，顧曉峰，浦壽杰.一種高增益CMOS全差分運算放大器的設計[J].微計算機信息，2009，25(29)：207-209.

[7] 劉婷婷，喻明艷.帶共模反饋的CMOS套筒式高增益運算放大器[J].哈爾濱工業大學學報，2006(5)：783-785.

[8] REZA G R.BJT-BJT，FET-BJT，FET-FET[J].IEEE Circuits & Devices Magzine，2004，20(6)：17-22.

[9] SIMA D.Principles of semiconductor devices[M].Oxford：Oxford University Press，2012.

[10] 許永平.高輸入阻抗運算放大器輸入阻抗分析[J].微電子學與計算機，1981(4)：24-28.

作者信息：

王勇勇1，楊發順1，2，王德成3，胡  銳3，馬  奎1，2

（1.貴州大學 大數據與信息工程學院，貴州 貴陽550025；

2.貴州省微納電子與軟件技術重點實驗室，貴州 貴陽550025；3.貴州振華風光半導體有限公司，貴州 貴陽550018）