Tensilica日前宣布斯坦福大學(xué)Smart Memories項(xiàng)目使用Tensilica Xtensa LX2可配置處理器，用于針對(duì)下一代應(yīng)用的多核計(jì)算基礎(chǔ)架構(gòu)。斯坦福大學(xué)Smart Memories項(xiàng)目研發(fā)原型SoC設(shè)計(jì)，幫助用戶進(jìn)行芯片級(jí)處理器和存儲(chǔ)系統(tǒng)設(shè)計(jì)。Tensilica技術(shù)幫助Smart Memory研發(fā)團(tuán)隊(duì)專注于設(shè)計(jì)更加靈活的存儲(chǔ)系統(tǒng)，可支持各種存儲(chǔ)模型，包括信息傳輸、對(duì)稱共享存儲(chǔ)、事務(wù)存儲(chǔ)。該設(shè)計(jì)的商業(yè)應(yīng)用可行性正在被多家著名半導(dǎo)體廠商評(píng)估。

Tensilica首席技術(shù)官Chris Rowen博士表示，“Tensilica處理器技術(shù)推動(dòng)著業(yè)界革命性的計(jì)算架構(gòu)研究，我們?nèi)w成員非常興奮。在重大電子創(chuàng)新的過程中，科研院校一直擔(dān)當(dāng)著核心角色，尤其在應(yīng)對(duì)可擴(kuò)展多核處理器架構(gòu)和軟件模型的重大挑戰(zhàn)過程。”

斯坦福團(tuán)隊(duì)對(duì)Xtensa進(jìn)行配置,使其作為帶有七級(jí)流水線, 64個(gè)通用寄存器和一個(gè)使用Tensilica指令擴(kuò)展語言32位浮點(diǎn)的三發(fā)射VLIW處理器。Smart Memories團(tuán)隊(duì)為存儲(chǔ)定義了新的界面,使處理器可以對(duì)存儲(chǔ)器里面的元數(shù)據(jù)位做出反應(yīng), 進(jìn)而能夠解決各種cache一致性問題。所形成的系統(tǒng)是一個(gè)分級(jí)多核處理器系統(tǒng)。兩顆Tensilica處理器加上少量內(nèi)存形成一個(gè)微系統(tǒng)； 四個(gè)微系統(tǒng)和一個(gè)可編程的本地內(nèi)存控制器組成一個(gè)子系統(tǒng)；多個(gè)子系統(tǒng)通過片上網(wǎng)絡(luò)連接和內(nèi)存控制器組成一個(gè)Smart Memory芯片。

斯坦福研究者設(shè)計(jì)Smart Memories以有效地支持各種編程模型，將應(yīng)用程序運(yùn)行在模型上以實(shí)現(xiàn)最佳性能及/或簡化編程。Smart Memories可重新配置其存儲(chǔ)系統(tǒng)支持以下三種主要的存儲(chǔ)接入模型：

● 共享存儲(chǔ)/多線程編程模型提供程序設(shè)計(jì)師基于CACHE一致性協(xié)議的共享存儲(chǔ)環(huán)境。

● 流編程模型專門針對(duì)高性能數(shù)據(jù)并行應(yīng)用，如多媒體和DSP。

● 事務(wù)編程模型相對(duì)于使用不同的線程可提供更簡單的方法進(jìn)行并行應(yīng)用。