(1)收端的RXI/F模塊 　　

來自I/O引腳的接收端數據一方面在FPGA I/0內部通過ISERDES進行串并轉換，然后把數據速率降低1/4供內部處理；另一方面用移相狀態機在IODELAY模塊上進行移相，多達64級，每級大約15 ps，直到采樣時鐘的上升沿對準數據有效窗口的中心位置。RXIF模塊處理后的效果如圖1所示。只做位對齊的前提是要求在分配I/O引腳時給SFI－4接口同方向的信號盡可能靠近，數據總線間Skew盡可能小，并且PCB布線要等長。

　　圖1 RXI/F模塊處理后的效果 　　

(2) 收端的RX FIFO模塊 　　

使用此FIFO的目的是一方面把ISERDES輸出的共64位數據寫入FIFO；另一方面用用戶時鐘讀出FIFO數據給后端的用戶邏輯使用，最終達到隔離區域時鐘和用戶時鐘的目的。FIFO的位置如圖2所示。

　　圖2 FIFO的位置 　　

(3)發送端的TXI/F模塊 　　

發送端的處理是內部己經處理好的數據經過FPGA I/O內部的OSERDES進行并串轉換輸出，如圖3所示的OSERDES部分。

　　圖3 OSERDES部分 　　

(4) 發送端的TX FIFO模塊 　　

使用此FIFO的目與RX FIFO功能類似，區別在于讀出∏FO的數據通過OSERDES進行并轉串輸出。