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基于變步長(zhǎng)LMS的多普勒雷達(dá)回波信號(hào)處理方法[測(cè)試測(cè)量][通信網(wǎng)絡(luò)]

針對(duì)復(fù)雜電磁環(huán)境下多普勒雷達(dá)回波信噪比較低導(dǎo)致難以處理的問題，提出一種基于改進(jìn)箕舌線函數(shù)的變步長(zhǎng)LMS自適應(yīng)噪聲對(duì)消方法。通過(guò)在原本的步長(zhǎng)迭代公式和濾波器權(quán)系數(shù)迭代中添加反饋量來(lái)提高算法整體的抗干擾性能，在步長(zhǎng)迭代中添加補(bǔ)償量來(lái)加快算法初期的迭代速度。仿真結(jié)果表明在0至-10 dB信噪比下，所提算法能夠有效還原含噪信號(hào)中的目標(biāo)信號(hào)，誤差均方值最小為0.004 5，最大相關(guān)系數(shù)為0.95，最大輸出信噪比為10.60dB。實(shí)測(cè)結(jié)果表明所提方法在雷達(dá)回波信號(hào)降噪方面的性能突出，均方誤差最小為0.005 5，在實(shí)際電磁信號(hào)降噪處理中具有適應(yīng)性和有效性。

發(fā)表于：8/14/2025

基于變量地址的DCS平臺(tái)下裝技術(shù)研究[測(cè)試測(cè)量][智能電網(wǎng)]

依據(jù)核電廠控制系統(tǒng)運(yùn)行場(chǎng)景，分析了一類基于變量地址的DCS平臺(tái)在下裝工程組態(tài)數(shù)據(jù)時(shí)存在的問題，研究了一種無(wú)擾的增量下裝技術(shù)，包括工程組態(tài)軟件、控制器、數(shù)據(jù)服務(wù)及人機(jī)接口的優(yōu)化改進(jìn)。通過(guò)設(shè)計(jì)驗(yàn)證及實(shí)際工程應(yīng)用表明所研究的增量下載方案可有效回收空閑地址位，確定變量地址與變量名稱的對(duì)應(yīng)關(guān)系，防止現(xiàn)場(chǎng)數(shù)據(jù)錯(cuò)位及執(zhí)行機(jī)構(gòu)誤動(dòng)作，提高DCS的運(yùn)行效率及核電廠的運(yùn)行安全性。

發(fā)表于：8/14/2025

智能水位標(biāo)尺監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)[測(cè)試測(cè)量][安防電子]

隨著目前深度學(xué)習(xí)的發(fā)展，通過(guò)視頻來(lái)監(jiān)測(cè)水位成為近年來(lái)的研究熱點(diǎn)，為了提高對(duì)城市河道、水庫(kù)等地水位高度檢測(cè)的準(zhǔn)確性，提出了一種5G智能水位標(biāo)尺監(jiān)測(cè)系統(tǒng)，主要介紹以星宸SSC338G為核心的硬件設(shè)計(jì)和一種基于YOLOv8n改進(jìn)的水位監(jiān)測(cè)方法。首先用于識(shí)別水尺方位，再對(duì)水尺圖像進(jìn)行灰度化和二值化處理，最后通過(guò)YOLOv8n識(shí)別水尺上的字符及刻度信息，分析計(jì)算水位數(shù)據(jù)。通過(guò)引入注意力機(jī)制EMA和更換損失函數(shù)Focal-EIoU，使得改進(jìn)后的模型參數(shù)量減少了21%，模型大小減少了17%，浮點(diǎn)運(yùn)算次數(shù)減少了21%。根據(jù)與人眼實(shí)際對(duì)比實(shí)驗(yàn)，證明該模型精度符合要求，總體實(shí)現(xiàn)了智能水尺設(shè)計(jì)要求。

發(fā)表于：8/14/2025

探索分布式仿真方法加速Chiplet系統(tǒng)級(jí)驗(yàn)證[EDA與制造][工業(yè)自動(dòng)化]

隨著人工智能（AI）和高性能計(jì)算領(lǐng)域?qū)π酒懔π枨蟮脑鲩L(zhǎng)，Chiplet方案正日益受到行業(yè)重視。然而Multi-Die系統(tǒng)復(fù)雜性和規(guī)模的擴(kuò)大導(dǎo)致仿真消耗服務(wù)器資源大、驗(yàn)證交付周期延長(zhǎng)等。為解決這些問題，分析了傳統(tǒng)的三步法和Socket驗(yàn)證方法，重點(diǎn)探索了Cadence分布式仿真方案，基于某實(shí)際Chiplet項(xiàng)目將系統(tǒng)級(jí)仿真任務(wù)分解成多個(gè)子Die并行執(zhí)行的仿真實(shí)例，從服務(wù)器內(nèi)存、跨服務(wù)器通信延遲、同步時(shí)間精準(zhǔn)調(diào)控、信號(hào)連接開始時(shí)間及信號(hào)連接數(shù)量等多個(gè)方面探索了分布式仿真提效的措施，實(shí)現(xiàn)了超大規(guī)模Chiplet系統(tǒng)級(jí)RTL仿真和回歸效率提升。

發(fā)表于：8/14/2025

XR芯片系統(tǒng)的EMU全場(chǎng)景AVIP快速迭代驗(yàn)證方案[EDA與制造][工業(yè)自動(dòng)化]

隨著XR領(lǐng)域的不斷發(fā)展，市場(chǎng)對(duì)全功能和更高性能的復(fù)雜XR芯片系統(tǒng)需求越來(lái)越強(qiáng)烈。需求傳導(dǎo)到芯片設(shè)計(jì)環(huán)節(jié)，呈現(xiàn)出芯片規(guī)模和復(fù)雜度增加的態(tài)勢(shì)，給芯片驗(yàn)證收斂帶來(lái)的挑戰(zhàn)也同時(shí)不斷增大。如何在投片前做到關(guān)鍵指標(biāo)驗(yàn)證收斂，是每個(gè)芯片工程師和項(xiàng)目經(jīng)理面對(duì)的難題。在XR芯片研發(fā)領(lǐng)域，為了解決這一難題，提出EMU全場(chǎng)景AVIP快速迭代驗(yàn)證方案，其中EMU設(shè)備采用Cadence Palladium Z2，AVIP在Cadence VIP的基礎(chǔ)上，適配Palladium Z2 EMU環(huán)境，對(duì)接PCIe、MIPI、USB、UART等不同接口，并滿足仿真加速、數(shù)據(jù)比對(duì)等需求。通過(guò)在XR芯片系統(tǒng)中EMU全場(chǎng)景AVIP快速迭代驗(yàn)證方案的應(yīng)用，有效提升驗(yàn)證收斂效率，為芯片的成功交付做到了有力支撐。

發(fā)表于：8/14/2025

基于Cadence軟件平臺(tái)的分布式電源噪聲仿真方法研究[EDA與制造][工業(yè)自動(dòng)化]

為了縮短采用PowerSI提取電源S參數(shù)的建模時(shí)間，提高芯片內(nèi)部功能模塊電源仿真的精度，進(jìn)一步識(shí)別敏感區(qū)域電源噪聲，引入了一種基于封裝電源的分布式建模及電源噪聲實(shí)測(cè)點(diǎn)確定方法。用該方法研究了系統(tǒng)處理芯片內(nèi)部功能模塊的電源仿真，發(fā)現(xiàn)在時(shí)域電源仿真的噪聲中，同一數(shù)據(jù)流流經(jīng)功能近似的電源模塊產(chǎn)生的電源噪聲存在相似性。在此基礎(chǔ)上，建立電源分布式模型，將功能近似的電源模塊進(jìn)行分組，并將分組后的封裝電源S 參數(shù)模型和die內(nèi)RC模型融入到電源時(shí)域噪聲仿真中，然后根據(jù)仿真結(jié)果確定封裝bump處敏感區(qū)域噪聲實(shí)測(cè)點(diǎn)的位置。通過(guò)仿測(cè)對(duì)比發(fā)現(xiàn)，在噪聲頻域主頻點(diǎn)對(duì)齊的條件下，噪聲時(shí)域的仿測(cè)誤差小于6%，驗(yàn)證了所提分布式仿真方法的有效性。

發(fā)表于：8/14/2025

基于Innovus COD的高效時(shí)鐘樹綜合方法及應(yīng)用[EDA與制造][工業(yè)自動(dòng)化]

基于Cadence Innovus 時(shí)鐘樹綜合與優(yōu)化引擎COD，提出了一種對(duì)于spec文件優(yōu)化精簡(jiǎn)的方案（auto_spec flow），該方案省去了工具自動(dòng)生成的spec中冗余的內(nèi)容，并根據(jù)各命令類型進(jìn)行重新排序，方便用戶進(jìn)行spec文件的閱讀與管理。此外auto_spec flow還考慮了時(shí)鐘樹綜合中常見的問題，如DFT時(shí)鐘對(duì)功能時(shí)鐘的影響，以及generated_clock對(duì)主時(shí)鐘的影響，分別添加了DFT時(shí)鐘處理腳本，以及generated_clock自動(dòng)識(shí)別處理功能。實(shí)驗(yàn)結(jié)果表明，auto_spec flow能夠有效地提升工作效率，縮短時(shí)鐘latency，提升時(shí)鐘質(zhì)量，并對(duì)芯片PPA的提升具有重要意義。

發(fā)表于：8/14/2025

Voltus Insight AI 在高性能CPU核物理實(shí)現(xiàn)上的全流程應(yīng)用[EDA與制造][工業(yè)自動(dòng)化]

隨著高性能計(jì)算芯片設(shè)計(jì)向先進(jìn)工藝節(jié)點(diǎn)演進(jìn)，芯片集成度的飛躍式增長(zhǎng)使得晶體管密度突破每平方毫米數(shù)億門級(jí)，導(dǎo)致電源分配網(wǎng)絡(luò)（PDN）的金屬線寬持續(xù)收窄，通孔電阻呈非線性上升，加上高密度邏輯單元在吉赫茲級(jí)時(shí)鐘頻率下的同步翻轉(zhuǎn)行為，顯著加劇了電壓降（IR Drop）風(fēng)險(xiǎn)。基于Cadence Voltus Insight AI feature，提出了一種針對(duì)高性能CPU核的物理實(shí)現(xiàn)的全流程電壓降優(yōu)化方案，通過(guò)整合AI驅(qū)動(dòng)的IR感知布局（IR-Aware Placement）、電源網(wǎng)絡(luò)加強(qiáng)（reinforce_pg）及Watch Box修復(fù)技術(shù)，能夠動(dòng)態(tài)預(yù)測(cè)電源網(wǎng)格的電流分布熱點(diǎn)，對(duì)高功耗邏輯單元進(jìn)行擺放優(yōu)化，實(shí)現(xiàn)IR 熱點(diǎn)區(qū)域的提前預(yù)防和高效修復(fù)。結(jié)果表明，在相同條件下，不僅能節(jié)約時(shí)間，提高效率，電壓降修復(fù)率也從過(guò)去的66%顯著提升至96%，同時(shí)避免了時(shí)序（Timing）與設(shè)計(jì)規(guī)則（DRC）的惡化。

發(fā)表于：8/13/2025

Virtuoso Schematic Migration在模擬電路遷移中的應(yīng)用[EDA與制造][工業(yè)自動(dòng)化]

設(shè)計(jì)在不同工藝節(jié)點(diǎn)之間的遷移是每位IC設(shè)計(jì)師都非常關(guān)注的熱點(diǎn)問題。為了幫助IC設(shè)計(jì)師解決這一問題，Cadence攜手全球各大晶圓代工廠，開發(fā)出新的技術(shù)，以高效地將電路圖遷移到新的節(jié)點(diǎn)，并使用更新的分析工具來(lái)確保獲得最佳結(jié)果。Virtuoso Schematic Migration（VSM）是Virtuoso Studio IC23.1中基于Schematic XL的一個(gè)先進(jìn)的電路遷移平臺(tái)?？梢詭椭こ處熆焖俚貙⒆约旱脑O(shè)計(jì)在不同工藝間進(jìn)行遷移，以大幅度縮減電路設(shè)計(jì)周期，提高研發(fā)效率。該工具不僅支持多個(gè)library之前的協(xié)同遷移，同時(shí)也支持電路頂層的hierarchy遷移，在不同晶圓廠商工藝間遷移時(shí)也能自動(dòng)解決器件pin錯(cuò)位的問題。

發(fā)表于：8/13/2025

使用SpectreX-GPU加速大規(guī)模高精度模擬電路的仿真驗(yàn)證[EDA與制造][工業(yè)自動(dòng)化]

隨著半導(dǎo)體先進(jìn)工藝的發(fā)展，集成電路規(guī)模、復(fù)雜度不斷增加，給電路仿真驗(yàn)證帶來(lái)了極大的挑戰(zhàn)。利用SpectreX-GPU加速電路仿真，極大地提升了先進(jìn)工藝大規(guī)模高精度復(fù)雜電路的仿真驗(yàn)證效率，突破了該類設(shè)計(jì)的仿真驗(yàn)證瓶頸。SpectreX-GPU是Cadence Spectre平臺(tái)一款新的全精度SPICE仿真引擎，將傳統(tǒng)的基于CPU的電路仿真工具拓展至更大算力的CPU-GPU異構(gòu)計(jì)算中，結(jié)合了GPU強(qiáng)大的并行計(jì)算能力與CPU的復(fù)雜運(yùn)算能力，實(shí)現(xiàn)兩種計(jì)算能力之間的高效調(diào)度和平衡，同時(shí)保持SpectreX仿真器的準(zhǔn)確性。針對(duì)本公司不同類型的實(shí)際電路，利用SpectreX-GPU 仿真引擎和GPU進(jìn)行仿真，與基于CPU的SpectreX相比，在不影響仿真精度的前提下，顯著縮短了仿真時(shí)間，提高了驗(yàn)證效率和覆蓋范圍，幫助工程師在保證設(shè)計(jì)質(zhì)量的前提下進(jìn)一步縮短設(shè)計(jì)周期。

發(fā)表于：8/13/2025

片上網(wǎng)絡(luò)相關(guān)技術(shù)研究綜述[模擬設(shè)計(jì)][通信網(wǎng)絡(luò)]

隨著集成電路技術(shù)向納米尺度深入發(fā)展，片上網(wǎng)絡(luò)（Network-on-Chip，NoC）作為解決多核系統(tǒng)通信瓶頸的關(guān)鍵技術(shù)，受到廣泛關(guān)注。基于最新研究成果，探討了影響NoC發(fā)展的幾個(gè)方面關(guān)鍵問題，包括拓?fù)浣Y(jié)構(gòu)、路由算法、交換機(jī)制和服務(wù)質(zhì)量等方面的典型技術(shù)和最新進(jìn)展。研究表明，當(dāng)前一些新興技術(shù)顯著提升了NoC的性能，如降低通信延遲、提升吞吐量、優(yōu)化功耗控制及提高資源利用率等。盡管如此，仍面臨集成難度高、流量管理難等諸多挑戰(zhàn)。最后，總結(jié)了NoC技術(shù)的現(xiàn)存問題，并探討了未來(lái)發(fā)展趨勢(shì)。

發(fā)表于：8/13/2025

PCB打樣中的層疊結(jié)構(gòu)設(shè)計(jì)[EDA與制造][工業(yè)自動(dòng)化]

在高速電路設(shè)計(jì)中，PCB（印刷電路板）的層疊結(jié)構(gòu)設(shè)計(jì)是至關(guān)重要的一環(huán)。合理的層疊結(jié)構(gòu)不僅能夠保證信號(hào)的完整性，還能提高電路板的整體性能和可靠性。本文將詳細(xì)探討PCB多層板打樣中的層疊結(jié)構(gòu)設(shè)計(jì)。

發(fā)表于：7/31/2025

勘探開發(fā)數(shù)據(jù)標(biāo)準(zhǔn)展示工具的設(shè)計(jì)與實(shí)現(xiàn)[其他][其他]

發(fā)表于：7/29/2025

風(fēng)險(xiǎn)等級(jí)化視角下行政算法的差序化公開[其他][其他]

當(dāng)從行政法秉持的行政公開性立場(chǎng)對(duì)行政算法予以關(guān)注并對(duì)其透明度規(guī)制進(jìn)行制度性回應(yīng)時(shí)，與其追求一個(gè)難以普遍適用的單一路徑，不如采用“差序化”監(jiān)管的理念，順應(yīng)自動(dòng)化行政中算法的不同特點(diǎn)，在方法論上放棄統(tǒng)一適用的公開路徑，轉(zhuǎn)而透過(guò)對(duì)實(shí)踐的總結(jié)和歸類，以算法對(duì)權(quán)利的實(shí)質(zhì)影響程度為標(biāo)準(zhǔn)，抽象出算法介入自動(dòng)化行政的不同風(fēng)險(xiǎn)等級(jí)，并對(duì)其適配相應(yīng)的公開要求，明確其公開程度與具體的公開方式，最大程度上規(guī)避自動(dòng)化行政中算法實(shí)質(zhì)風(fēng)險(xiǎn)的不確定性與法律規(guī)范所追求的普遍適用性之間的矛盾。

發(fā)表于：7/29/2025

犯罪恐懼感對(duì)隱私讓渡意愿的影響研究[模擬設(shè)計(jì)][工業(yè)自動(dòng)化]

海量的個(gè)人信息用于社會(huì)治理，雖然降低了犯罪恐懼感，但是也帶來(lái)“去知覺化”的問題和隱私泄露的風(fēng)險(xiǎn)。為了促進(jìn)數(shù)據(jù)私益和公益的平衡，基于2023年中國(guó)犯罪被害調(diào)查數(shù)據(jù)，圍繞隱私權(quán)衡行為的影響因素展開實(shí)證研究。結(jié)果表明，犯罪恐懼感不僅直接降低了人們的隱私讓渡意愿，還會(huì)通過(guò)降低警察信任感和官方媒體效力降低讓渡意愿。因此，應(yīng)當(dāng)從減輕犯罪恐懼感入手，建立透明的信息利用機(jī)制，利用數(shù)據(jù)價(jià)值的同時(shí)規(guī)避隱私泄露風(fēng)險(xiǎn)，確保始終將群眾作為受益者。

發(fā)表于：7/29/2025