| 基于Liberate+Tempus的先進(jìn)老化時(shí)序分析方案 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：766 K | |
| 標(biāo)簽： 芯片老化 靜態(tài)時(shí)序分析 Tempus | |
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| 文檔介紹：在先進(jìn)工藝節(jié)點(diǎn)(7 nm，5 nm及以下)下，電路老化已經(jīng)成為制約芯片性能和可靠性的“卡脖子”難題。老化效應(yīng)將導(dǎo)致器件延時(shí)增大，進(jìn)而產(chǎn)生時(shí)序違例的風(fēng)險(xiǎn)。數(shù)字電路設(shè)計(jì)工程師需要在時(shí)序分析中預(yù)判老化后的時(shí)序情況，并針對性地設(shè)置時(shí)序裕量，才能確保芯片在服役期限中可靠地運(yùn)行。鑒于此，導(dǎo)入基于Liberate+Tempus的考慮老化效應(yīng)的靜態(tài)時(shí)序分析(aging-aware STA)方案。評估結(jié)果顯示，該方案能在兼顧效率、準(zhǔn)確性、多樣場景老化時(shí)序分析的同時(shí)實(shí)現(xiàn)時(shí)序裕量釋放，為達(dá)成具備更高可靠性和更佳性能的先進(jìn)芯片設(shè)計(jì)提供有力依據(jù)。 | |
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