卷積編碼及Viterbi譯碼的低時(shí)延FPGA設(shè)計(jì)實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大小：564 K
標(biāo)簽： 毫米波通信 卷積碼 Viterbi譯碼
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文檔介紹：針對(duì)毫米波通信的高速率和低時(shí)延設(shè)計(jì)要求，設(shè)計(jì)實(shí)現(xiàn)1/2碼率(2，1，7)卷積碼的低時(shí)延譯碼。采用高度并行優(yōu)化實(shí)現(xiàn)框架、低延時(shí)的最小值選擇方式，獲得Viterbi硬判決譯碼算法的輸出。利用基于Xilinx公司的Artix7-xc7a200t芯片綜合后，譯碼器的數(shù)據(jù)輸出延時(shí)約89個(gè)時(shí)鐘周期，最高工作頻率可達(dá)203.92 MHz。結(jié)果表明，該譯碼器可支持吉比特級(jí)的數(shù)據(jù)傳輸速率，實(shí)現(xiàn)了低延時(shí)、高速率的編譯碼器。
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