| CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：serena | |
| 標(biāo)簽： CMOS 多功能數(shù)字芯片 | |
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| 文檔介紹： 為了提高數(shù)字集成電路芯片的驅(qū)動(dòng)能力，采用優(yōu)化比例因子的等比緩沖器鏈方法，通過(guò)Hspice軟件仿真和版圖設(shè)計(jì)測(cè)試，提出了一種基于CSMC 2P2M 0.6m CMOS工藝的輸出緩沖電路設(shè)計(jì)方案。本文完成了系統(tǒng)的電原理圖設(shè)計(jì)和版圖設(shè)計(jì)，整體電路采用Hspice和CSMC 2P2M 的0.6m CMOS工藝的工藝庫(kù)（06mixddct02v24）仿真，基于CSMC 2P2M 0.6m CMOS工藝完成版圖設(shè)計(jì)，并在一款多功能數(shù)字芯片上使用，版圖面積為1 mm，并參與MPW（多項(xiàng)目晶圓）計(jì)劃流片，流片測(cè)試結(jié)果表明，在輸出負(fù)載很大時(shí)，本設(shè)計(jì)能提供足夠的驅(qū)動(dòng)電流，同時(shí)延遲時(shí)間短、并占用版圖面積小。 | |
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