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一種基于FPGA的eMMC壽命驗證的方法

為滿足測試eMMC存儲顆粒的長時間讀寫性能要求，研究了一種基于FPGA的eMMC壽命驗證方法。結合eMMC工作原理和High Speed DDR（雙倍率）總線模式，詳細設計出驗證系統(tǒng)的核心組成部分。硬件采用FPGA（xc7a50tfgg484-1）芯片作為主控器，4片eMMC（FEMDRW064G-88A19）芯片作為驗證對象。解析eMMC初始化配置方法，設計開放式讀寫模塊，配合eMMC監(jiān)控軟件控制指令，完成4片180 000次塊區(qū)域的循環(huán)讀寫，測試結果全部通過，讀寫均速達到31 MB/s。

發(fā)表于：2/21/2024

低成本慣性多冗余導航控制一體機設計

為了智能體的精確定位和定姿，實現(xiàn)其穩(wěn)定運動控制，設計了一種低成本多慣性冗余導航控制一體機，給出了設計方法。穩(wěn)壓電路的開關電源MP2482DN和線性電源JW29300U-3.3V為一體機提供穩(wěn)定5 V和3.3 V的較大功率電源；控制器STM32H7的SPI采用星形拓撲總線與3片六軸慣性芯片BMI088通信，2路TTL串口與差分衛(wèi)星定位板雙向通信，實現(xiàn)智能體定位和定姿；控制器STM32F4的CAN總線接口與智能體底盤雙向通信，實現(xiàn)其運動控制，1路TTL串口實現(xiàn)與控制器STM32H7的雙向通信；兩控制器的網(wǎng)絡接口與上位機組成無線局域網(wǎng)，實現(xiàn)數(shù)據(jù)交換和狀態(tài)監(jiān)控。整個系統(tǒng)具有功耗低、體積小、成本低、接口豐富的特點。

發(fā)表于：2/21/2024

基于FPGA的高速模數(shù)轉換器評估系統(tǒng)

設計并驗證了一種基于現(xiàn)場可編程邏輯陣列（FPGA）的高速模數(shù)轉換器（ADC）評估系統(tǒng)?；贔PGA設計了底層邏輯，根據(jù)不同的測試指標控制ADC的信號采集和數(shù)據(jù)轉換，將模擬輸入信號轉換為數(shù)據(jù)存儲到FPGA的分布式存儲器（Block RAM）中，通過用戶數(shù)據(jù)報協(xié)議（UDP）將數(shù)據(jù)傳輸?shù)诫娔X端的基于MATLAB開發(fā)的上位機，由電腦中央處理器（CPU）負責處理計算數(shù)據(jù)并輸出測試結果到用戶界面上。以一款16位、采樣率100 MS/s的ADC為例，以該評估系統(tǒng)對ADC的各項參數(shù)指標進行測試和分析。實驗結果表明，該系統(tǒng)可以實現(xiàn)高速、高精度ADC的測試和評估。

發(fā)表于：2/21/2024

一種基于異構處理器的可動態(tài)布署設計與實現(xiàn)

針對衛(wèi)星支持的多種生活服務需求實時切換、資源靈活智能調用需求，基于無線廣域信號服務異構處理器，設計了一種即時高效、動態(tài)切換部署處理器功能的方案。通過對大資源FPGA及多片8核DSP多種功能定制結合動態(tài)部署設計，實現(xiàn)實時動態(tài)可重構處理器系統(tǒng)功能，將5種FPGA應用結合2種DSP應用程序動態(tài)組合，配合各功能任務架構需求重建控制、數(shù)據(jù)鏈路，完成多任務智能切換。

發(fā)表于：2/20/2024

工控網(wǎng)絡安全靶場異構資源建模封裝技術研究

針對工控網(wǎng)絡安全靶場的異構資源種類多、管控難的問題，采用元建模的方式對各類試驗資源進行建模，分類并統(tǒng)一描述真實資源的功能、性能、接口、形態(tài)等屬性，建立與真實資源映射的模型，實現(xiàn)模型復用、快速重構；分析資源的管控接口、采集接口和I/O接口，建立資源構件化封裝規(guī)范，對各類資源進行構件化封裝，為工控網(wǎng)絡安全靶場資源的靈活配置、自動管控提供技術支撐。通過軟件工具對資源建模封裝的方法進行了驗證。該研究的意義在于通過建模封裝技術，實現(xiàn)對資源的可視化操作和統(tǒng)一管理。

發(fā)表于：2/20/2024

基于流水線的RSA加密算法硬件實現(xiàn)

針對硬件實現(xiàn)高位RSA加密算法成本比較高的問題，在傳統(tǒng)的基4蒙哥馬利（Montgomery）算法上進行改進。首先引入CSA加法器快速完成大數(shù)的加法計算；然后在后處理上做優(yōu)化，以減少每次蒙哥馬利計算的大數(shù)個數(shù)；最后在計算RSA加密算法時加入了流水線，在并行執(zhí)行RSA加密的條件下降低硬件資源的使用。在Xilinx XC7K410T系列的FPGA開發(fā)板上的實驗結果表明，在保證加密速率的前提下，改進的RSA加密算法結構使用的硬件資源是原來并行結構的1/2，而且可以在更高的頻率下工作。

發(fā)表于：2/20/2024

基于FPGA的晶圓級芯片封裝圖像序列配準方法的設計與實現(xiàn)*

針對未切割晶圓進行封裝后的晶圓級芯片封裝（WLCSP），12英寸晶圓以1 μm物理分辨率進行自動光學檢測（AOI）面臨大幅面、高質量成像和成像速度的技術挑戰(zhàn)。晶圓全局圖像需由多幅掃描生成的局部圖像序列拼接而成，為實現(xiàn)圖像序列的高質量、高速配準，在FPGA中采用OpenCL實現(xiàn)相位相關法進行四鄰域棋盤配準。首先在構建二維FFT和互功率譜函數(shù)內核的基礎上，采用雙端口緩存和行緩存的設備全局內存對計算過程的頻譜數(shù)據(jù)進行復用并應用內核通道級聯(lián)提高配準速度，基于最小生成樹優(yōu)化配準結果降低全局圖像坐標計算的累積誤差，并經實際掃描圖像驗證配準算法及加速性能。關鍵詞：晶圓級芯片封裝；圖像配準；FPGA；OpenCL

發(fā)表于：1/26/2024

面向圖像語義分割的多類型卷積加速器設計

圖像語義分割網(wǎng)絡為了提升精度常采用結構復雜的卷積層作為基礎的特征提取單元，這類卷積層存在的不同類型卷積增加了對網(wǎng)絡并行加速計算的難度。針對語義分割網(wǎng)絡不同類型的卷積的加速計算需求，提出一種基于FPGA的面向多類型卷積的并行計算加速器。首先對卷積的計算原理進行分析，然后根據(jù)不同卷積類型的基本運算原理構建多乘法并行計算的處理單元，并通過多處理單元并行、數(shù)據(jù)重用以及PIPELINE方法對卷積進行加速計算。實驗結果表明，對于特定尺寸的特征圖，使用所提的卷積加速器設計方法最多可以達到113倍的速度提升。關鍵詞：圖像語義分割；多類型卷積；FPGA；計算加速

發(fā)表于：1/26/2024

基于污點分析的二進制程序漏洞檢測系統(tǒng)設計與實現(xiàn)*

針對現(xiàn)階段二進制程序的靜態(tài)分析多依賴于人工經驗規(guī)則導致的低效率問題，以及大多數(shù)二進制程序漏洞掃描檢測系統(tǒng)性能和可擴展性較低的問題，設計并且實現(xiàn)了一個簡易版的基于污點分析的二進制程序漏洞檢測系統(tǒng)。與現(xiàn)有的二進制程序漏洞檢測系統(tǒng)相比，本文設計的系統(tǒng)改進了Java指針分析中提出的算法，使得分析過程的數(shù)據(jù)抽象部分和指針分析部分得到了分離，進一步簡化了污點分析，提高了分析的性能和可擴展性。此外，將漏洞模式單獨抽離出來，能夠更加方便地進行漏洞模式的自定義。

發(fā)表于：1/17/2024

基于Web的分布式SCADA系統(tǒng)的設計與開發(fā)

隨著工業(yè)生產規(guī)模和復雜性的增加，傳統(tǒng)SCADA系統(tǒng)已經無法應對規(guī)模龐大、數(shù)據(jù)眾多的復雜場景，于是第四代SCADA系統(tǒng)應運而生。與使用專有通信協(xié)議的傳統(tǒng)的SCADA系統(tǒng)不同，Web SCADA系統(tǒng)可以通過物聯(lián)網(wǎng)接入快速的獲取設備數(shù)據(jù)，支持多種通信協(xié)議，同時支持依托云平臺的靈活擴展能力實現(xiàn)海量數(shù)據(jù)場景的監(jiān)控能力拓展。圍繞工業(yè)生產流程的可視化需求，對Web SCADA系統(tǒng)進行設計與開發(fā)，在系統(tǒng)開發(fā)過程采用分布式架構的設計思想，提高系統(tǒng)的可用性、可靠性、可擴展性，降低模塊耦合性。

發(fā)表于：12/14/2023