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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

基于SOPC的指紋識(shí)別系統(tǒng)設(shè)計(jì)

指紋識(shí)別系統(tǒng)一般由指紋圖像采集、指紋圖像預(yù)處理、指紋特征提取、指紋特征匹配、特征數(shù)據(jù)庫等幾部分組成。指紋識(shí)別系統(tǒng)的原理框圖如圖1所示。該系統(tǒng)首先由指紋采集設(shè)備采集到指紋圖像并將其轉(zhuǎn)化為數(shù)字圖像；然后對(duì)指紋數(shù)字圖像進(jìn)行預(yù)處理，再通過圖像增強(qiáng)、分割、平滑、細(xì)化等處理過程得到便于指紋特征提取的數(shù)字圖像：接著提取細(xì)化后的圖像細(xì)節(jié)特征點(diǎn)；最后將提取到的特征與特征數(shù)據(jù)庫中的特征數(shù)據(jù)進(jìn)行匹配，并輸出識(shí)別結(jié)果。

發(fā)表于：7/11/2011

如何提高基于FPGA的原型的可視性

采用基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的原型的驗(yàn)證團(tuán)隊(duì)面臨的最大挑戰(zhàn)之一在于當(dāng)原型系統(tǒng)未能發(fā)揮期望的性能時(shí)了解原型系統(tǒng)的內(nèi)部行為。分析和調(diào)試這些設(shè)計(jì)的一個(gè)關(guān)鍵因素是難以觀察內(nèi)部信號(hào)。

發(fā)表于：7/11/2011

FPGA的嵌入式系統(tǒng)USB接口設(shè)計(jì)

FPGA的嵌入式系統(tǒng)USB接口設(shè)計(jì),摘要：設(shè)計(jì)基于FPGA的IP-BX電話應(yīng)用系統(tǒng)，用于傳統(tǒng)的電話網(wǎng)絡(luò)(PSTN)與PC機(jī)之間的接口連接。USB2．0接口器件EZ-USB FX2 CY7C68013A-56工作在slave FIFO模式，為基于FPGA的嵌入式系統(tǒng)與PC機(jī)之間提供數(shù)據(jù)和命令通道，從

發(fā)表于：7/11/2011

CypressPowerPSoCMR16LED照明設(shè)計(jì)方案

Cypress公司的PowerPSoC集成了可編程的系統(tǒng)級(jí)芯片技術(shù),業(yè)界最好的功率電子控制器和開關(guān)器件,很方便創(chuàng)建照明應(yīng)用的功率系統(tǒng)級(jí)解決方案.器件內(nèi)部有四個(gè)32V低邊N-溝功率FET,開關(guān)頻率可配置高達(dá)2MHz,1.0A時(shí)RDS(ON)為0.5歐姆,四個(gè)滯后控制器,四個(gè)低邊柵極驅(qū)動(dòng)器,四個(gè)精密的高邊電流檢測(cè)放大器,三個(gè)16位LED調(diào)光調(diào)制器:PrISM,DMM,和PWM,六個(gè)快速響應(yīng)(100ns)電壓比較器,六個(gè)8位參考DAC,以及處理速度高達(dá)24MHz的M8CCPU核,主要用于各種LE

發(fā)表于：7/11/2011

雙網(wǎng)傳真機(jī)的編譯碼電路設(shè)計(jì)與實(shí)現(xiàn)

對(duì)雙網(wǎng)數(shù)字傳真機(jī)硬件系統(tǒng)中的編碼和譯碼電路進(jìn)行設(shè)計(jì)，并采用FPGA芯片進(jìn)行系統(tǒng)實(shí)現(xiàn)和驗(yàn)證。其中的編譯碼電路分別采用兩級(jí)編碼和快速譯碼的思路，利用硬件描述語言設(shè)計(jì)和仿真，簡(jiǎn)化了邏輯電路的實(shí)現(xiàn)。驗(yàn)證測(cè)試表明，該電路增強(qiáng)了系統(tǒng)的穩(wěn)定性和可靠性，提高了編譯碼效率，縮短了開發(fā)周期。

發(fā)表于：7/11/2011

基于單片機(jī)和FPGA的網(wǎng)絡(luò)數(shù)據(jù)加密實(shí)現(xiàn)

介紹了基于單片機(jī)、FPGA的網(wǎng)絡(luò)數(shù)據(jù)加密實(shí)現(xiàn)。整個(gè)系統(tǒng)由單片機(jī)，F(xiàn)PGA和E1通信接口組成。流密碼加密算法采用A5／l和W7算法。采用VHDL硬件語言實(shí)現(xiàn)FPGA功能。該硬件加密系統(tǒng)具有較好的安全性。

發(fā)表于：7/11/2011

基于FPGA IP核的線性調(diào)頻信號(hào)脈沖壓縮

　本文主要介紹了一種利用FPGA IP核設(shè)計(jì)線性調(diào)頻信號(hào)脈沖壓縮的方法，通過各種仿真與實(shí)際測(cè)試表明脈沖壓縮結(jié)果正確。這種基于IP核的模塊化設(shè)計(jì)方法非常靈活，參數(shù)的設(shè)置和修改方便，大大縮減了設(shè)計(jì)的開發(fā)周期。需要注意的是，雖然IP核的內(nèi)部結(jié)構(gòu)和實(shí)現(xiàn)功能已經(jīng)固定，但設(shè)計(jì)時(shí)也要結(jié)合算法原理和IP核的自身特點(diǎn)綜合考慮，對(duì)參數(shù)進(jìn)行合理設(shè)置，以便獲得硬件資源和運(yùn)算速度的最優(yōu)化。

發(fā)表于：7/11/2011

基于NiosII的SOPC中EEPROM Controller Core的設(shè)計(jì)

本文設(shè)計(jì)了基于NiosII的EEPROM Controller Core，設(shè)計(jì)包括了HDL語言描述的硬件部分和軟件驅(qū)動(dòng)程序，并將Controller Core添加到SOPC Builder的庫中，最后下載到Stratix1S10的 FPGA上，通過讀寫函數(shù)對(duì)其進(jìn)行了驗(yàn)證。同時(shí)，本次設(shè)計(jì)也為開發(fā)其它基于SOPC的Controller Core提供了一個(gè)范例。

發(fā)表于：7/10/2011

基于FPGA的NoC驗(yàn)證平臺(tái)的構(gòu)建

在過去的幾年里，一些研究機(jī)構(gòu)提出了對(duì)于NoC不同抽象層次的驗(yàn)證方法的研究，一般的NoC驗(yàn)證是基于軟件的仿真和建模，如：用C、C++、SvstemC進(jìn)行系統(tǒng)級(jí)建模仿真，這樣驗(yàn)證很靈活，但在仿真時(shí)間上卻開銷很大。本文提出的基于FPGA的NoC驗(yàn)證平臺(tái)在仿真速度方面是一般基于HDL的軟件仿真的16 000倍，而基于PC機(jī)編寫的NoC軟件更增強(qiáng)了該平臺(tái)的靈活性和實(shí)用性。

發(fā)表于：7/10/2011

基于FPGA技術(shù)的智能導(dǎo)盲犬設(shè)計(jì)

本設(shè)計(jì)基于FPGA技術(shù)在Altera公司的DEl開發(fā)平臺(tái)進(jìn)行開發(fā)，設(shè)計(jì)中需要大量進(jìn)行實(shí)時(shí)圖像處理，波形處理，以及多個(gè)進(jìn)程的并行處理，對(duì)處理器的性能要求比較高，而基于Altera NiosⅡ可以很好地滿足算法的速度和精度的雙重要求。同時(shí)豐富的IP盒可供直接使用，方便高效。在設(shè)計(jì)構(gòu)架過程中，需要將Avalon總線上各個(gè)IP的時(shí)序進(jìn)行綜合，方便FPGA處理器進(jìn)行處理，避免錯(cuò)誤和損失。同時(shí)，如何提高導(dǎo)盲系統(tǒng)的魯棒性也是一個(gè)值得解決的有意義的工作。

發(fā)表于：7/10/2011

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