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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

基于FPGA控制VGA顯示的多通道數(shù)字示波器的設(shè)計(jì)

摘要：為了實(shí)現(xiàn)對(duì)0～1MHz的信號(hào)進(jìn)行測(cè)量以及顯示的目的，制作了基于SOPC技術(shù)的VGA顯示數(shù)字存儲(chǔ)示波器。采用硬件與軟件相配合的設(shè)計(jì)方法，主要模塊有基于FPGA的最小系統(tǒng)模塊、信號(hào)調(diào)理電路模塊、AD采樣模塊、觸發(fā)電路

發(fā)表于：10/23/2011

FPGA如何幫您實(shí)現(xiàn)家居遙控

該系統(tǒng)采用“電腦主機(jī)+單片機(jī)+FPGA”的結(jié)構(gòu)，系統(tǒng)軟件分為兩部分：一部分是在主機(jī)上運(yùn)行的Girder程序，用于解碼接收到的信號(hào)并控制電腦執(zhí)行指定的動(dòng)作，另一部分運(yùn)行在單片機(jī)上，用于驅(qū)動(dòng)遙控器的液晶（LCD）顯示

發(fā)表于：10/23/2011

Chirp函數(shù)的Nios Ⅱ嵌入式實(shí)現(xiàn)

Chirp函數(shù)的Nios Ⅱ嵌入式實(shí)現(xiàn),摘要：首先分析Chirp函數(shù)在頻域上的一般特性，提出利用FPGA的嵌入式軟核NiosⅡ處理器在嵌入式操作系統(tǒng)μC／OS－Ⅱ上實(shí)現(xiàn)Chirp的方法，即通過(guò)NiosⅡ處理器根據(jù)Chirp函數(shù)在頻域上頻率的跳變情況實(shí)時(shí)改變輸出DDS(直接數(shù)

發(fā)表于：10/22/2011

基于FPGA的液晶顯示接口設(shè)計(jì)

基于FPGA的液晶顯示接口設(shè)計(jì),在小規(guī)模圖形液晶顯示模塊上使用液晶顯示驅(qū)動(dòng)控制器組成液晶顯示驅(qū)動(dòng)和控制系統(tǒng)，是當(dāng)今低成本，低功耗，高集成化設(shè)計(jì)的最好選擇，SED1520是當(dāng)前最常用的一種液晶顯示驅(qū)動(dòng)控制器，這類圖形液晶顯示模塊的規(guī)模為32行，

發(fā)表于：10/22/2011

基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)

本文介紹了一種基于DSP和CPLD的低功耗多路數(shù)據(jù)采集系統(tǒng)。 CPLD簡(jiǎn)化了硬件設(shè)計(jì)，可以很方便地對(duì)系統(tǒng)進(jìn)行在線編程，具有很高的靈活性。本系統(tǒng)已應(yīng)用于軍事等具有低功耗、高性能要求的領(lǐng)域。

發(fā)表于：10/21/2011

以Flash為基礎(chǔ)的FPGA實(shí)現(xiàn)高度安全設(shè)計(jì)

對(duì)電子系統(tǒng)而言，F(xiàn)PGA的保密性極其重要。圖1列出了兩個(gè)系統(tǒng)設(shè)計(jì)的示意圖，左邊為1995年所作的系統(tǒng)設(shè)計(jì)，在該設(shè)計(jì)中，以ASIC芯片為核心，F(xiàn)PGA僅起到膠合邏輯的作用；在右邊2005年進(jìn)行的同類型系統(tǒng)設(shè)計(jì)中，不難發(fā)現(xiàn)FPGA已經(jīng)成為系統(tǒng)設(shè)計(jì)的核心，它整合了原有ASIC及部分ASSP芯片的功能，因此FPGA作為系統(tǒng)芯片直接取代了ASIC的功能。

發(fā)表于：10/21/2011

使用一個(gè)FPGA便可實(shí)現(xiàn)的64通道下變頻器

RF Engines公司的ChannelCore64使設(shè)計(jì)者能夠用一個(gè)可對(duì)FPGA編程的IP核來(lái)替代多達(dá)16個(gè)DDC(直接下變頻器)ASIC，可顯著減少PCB面積，降低功耗而且增加靈活性。和原來(lái)的方法相比，新方法是降低成本的典型代表，隨著通道數(shù)目的增加，降低成本的需求愈加突出。

發(fā)表于：10/21/2011

在高速信號(hào)采集系統(tǒng)中利用FPGA實(shí)現(xiàn)異步FIFO設(shè)計(jì)

本文系統(tǒng)地介紹了一種由數(shù)字信號(hào)處理器TMS320C6416、可編程邏輯器件Spartan3E構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)。實(shí)驗(yàn)表明，系統(tǒng)具有抗干擾強(qiáng)、可靠性高、失碼率低等優(yōu)點(diǎn)。設(shè)計(jì)中采用了FPGA來(lái)構(gòu)造FIFO，可根據(jù)不同的應(yīng)用場(chǎng)合對(duì)FPGA編程以滿足設(shè)計(jì)要求，因此靈活性較大，是一種較好的高速數(shù)據(jù)采集方案。此外，采用了EDMA傳輸，適于在實(shí)時(shí)性要求較高的各種高速數(shù)據(jù)采集系統(tǒng)中應(yīng)用。該數(shù)據(jù)采集卡采用標(biāo)準(zhǔn)擴(kuò)展總線接口，可以與合眾達(dá)公司的DEC6000系列開(kāi)發(fā)板連接。

發(fā)表于：10/20/2011

SEP3203處理器的FPGA數(shù)據(jù)通信接口設(shè)計(jì)

系統(tǒng)中使用的FPGA為Altera公司的Cyclone系列中的EP1C6Q240C8，擁有豐富的I／O資源和邏輯資源，外部接口遵循SRAM時(shí)序。它主要負(fù)責(zé)提供信號(hào)的A／D采樣頻率，并將A／D轉(zhuǎn)換后的數(shù)據(jù)存儲(chǔ)到一組FIFO中，待FIFO的FF(Full Flag)端口有效后，將FIFO中的數(shù)據(jù)讀回，同時(shí)使能另一組FIFO的寫時(shí)序，實(shí)現(xiàn)了信號(hào)不間斷的采樣和存儲(chǔ)。

發(fā)表于：10/20/2011

基于FPGA的多路視頻通道控制系統(tǒng)設(shè)計(jì)

針對(duì)織布機(jī)告警系統(tǒng)的需求，提出一種基于FPGA的多路視頻通道控制系統(tǒng)，本系統(tǒng)設(shè)計(jì)利用FPGA間接控制2塊MAX4312選通所需要的視頻通道，實(shí)現(xiàn)各個(gè)視頻通道間相互切換。根據(jù)開(kāi)關(guān)控制信號(hào)的設(shè)計(jì)思想在FPGA中對(duì)撥動(dòng)開(kāi)關(guān)輸入信號(hào)做去抖動(dòng)處理，然后對(duì)不同的開(kāi)關(guān)操作進(jìn)行編碼，最后將信號(hào)送給DSP進(jìn)行處理。

發(fā)表于：10/20/2011

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