頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 NVIDIA首席科學家談3D芯片:中國崛起 曾擔任斯坦福大學計算機科學系主任的NVIDIA首席科學家BillDally在接受EETimes采訪時談到了3D整合電路，技術層面上中國的崛起以及美國研發投資的現狀。 發表于：5/22/2012 基于FPGA的可配置FFT_IFFT處理器的設計與實現 設計實現了一種用于P2P移動無線通信手持終端產品。該設計采用優化的單碟形4路并行結構，兼容802.11g協議，可配置完成64點、256點、1 024點的FFT-IFFT處理器，設計以Xilinx公司的Virtex-2系列的XC22V500芯片為硬件平臺。通過大量實際信號與數據的聯合調試，表明了設計的正確性及實用性。 發表于：5/19/2012 FPGA遠程動態重構技術的研究 提出了一種FPGA遠程動態重構的方法，結合FPGA動態重構技術和GSM通信技術來實現。利用GSM技術實現配置數據的無線傳輸，在單片機控制下將數據存儲于CF卡中。在內嵌硬核微處理器PowerPC405控制下，FPGA通過內部配置存取端口讀取CF卡中新的配置數據，對可重構區進行配置以實現新的功能。 發表于：5/18/2012 Xilinx在京舉辦Zynq中國合作伙伴峰會 All Programmable技術和器件的全球領先企業賽靈思公司(NASDAQ: XLNX)宣布在中國舉辦Zynq中國合作伙伴峰會，來自賽靈思近20家中國聯盟合作伙伴的超過60位工程師、市場營銷及專業銷售人員參與了5月17日在賽靈思北京辦公室舉行的此次盛會。賽靈思亞太區渠道銷售總監林世兆及全球合作伙伴生態系統及聯盟高級總監Dave Tokic主持大會，并針對行業公認的賽靈思28nm領先技術進行了精彩的主題演講。 發表于：5/18/2012 基于FPGA的TD-LTE系統上行同步的實現 基于最大似然 (ML)估計算法，改進并利用FPGA實現了一種適用于TD-LTE系統的上行同步算法。主要介紹了如何利用FPGA實現ML算法。并以Virtex-5芯片為硬件平臺，進行了仿真、綜合、板級驗證、聯機驗證等工作。結果表明，該同步算法應用到TD-LTE系統具有良好的穩定性和可行性。 發表于：5/18/2012 FPGA的異步時鐘設計中的同步策略 基于FPGA的數字系統設計中大都推薦采用同步時序的設計，也就是單時鐘系統。但是實際的工程中，純粹單時鐘系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鐘域的情況經常不可避免。如果對跨時鐘域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結出了幾種同步策略來解決跨時鐘域問題。 發表于：5/18/2012 基于FPGA的室內智能吸塵平臺設計與實現 采用FPGA、多種傳感器和其他硬件協同工作的方法；在硬件的選型、仿真和組裝，軟件的設計、編程與調試等方面做了大量的實驗。通過實驗找到了軟硬件中存在的問題并進行了改善。得到了一個具有遙控和自主吸塵功能、結構簡單、成本低、能夠智能躲避障礙物的基于FPGA的室內智能吸塵平臺。 發表于：5/17/2012 基于光纜的深海攝像系統的設計與實現 為了滿足海洋資源勘探和開發過程中對可視化的需求，設計并實現了一套基于光纜的深海攝像系統。系統主要由上位機控制界面、視頻及數據傳輸系統和設備控制系統組成，具有視頻存儲功能，以滿足視頻回放的需求。 發表于：5/17/2012 一種消除異步電路亞穩態的邏輯控制方法 亞穩態是異步電路和異步FIFO 設計中的常見問題,將異步信號同步化的幾種常用方法雖能大大將降低亞穩態發生的概率, 但無法 根除! 亞穩態的發生。本文提出的半拍錯位同步法!, 通過附加的帶異步復位端的D 觸發器和高頻時鐘, 將異步時鐘分別同步到高頻時鐘的上升沿和下降沿, 使得過于接近的異步時鐘在時間上拉開一定的間隔, 只要選擇適當的延遲時間和高頻時鐘, 便能徹底消除亞穩態的發生, 在航天航空、軍事等對要求高可靠數據傳遞的應用領域具有廣闊的應用前景。 發表于：5/17/2012 基于FPGA的跨時鐘域信號處理——同步設計的重要 上次提出了一個處于異步時鐘域的MCU與FPGA直接通信的實現方式，其實在這之前，特權同學想列舉一個異步時鐘域中出現的很典型的問題。也就是要用一個反例來說明沒有足夠重視異步通信會給整個設計帶來什么樣的危害。 發表于：5/17/2012 ?…283284285286287288289290291292…?
