頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 第三屆OpenHW開放源碼硬件與嵌入式大賽決賽專題報告及往屆回顧 由中國電子學會主辦，美國賽靈思公司和北京工業大學共同承辦的第三屆OpenHW開源硬件與嵌入式大賽總決賽于今天在北京工業大學隆重舉行。 發表于：6/18/2012 基于FPGA的高性能視頻信號采集系統設計與實現 介紹了一種基于FPGA的高性能視頻信號采集與顯示系統的硬件設計與實現，模數轉換系統采用高性能的A/D采集電路，通過高速的FPGA控制，將采集到的數據進行處理后，通過系統中的PCI接口傳輸給監控系統以供顯示、監控等功能的實現。本模塊已經投入運行，性能穩定。 發表于：6/15/2012 基于FPGA的RCN226絕對式編碼器通信接口設計 光電碼盤是一種基本的位置、速度檢測反饋單元，非常廣泛地應用于變頻器、直流伺服、交流伺服等系統的閉環控制中。為了減小體積，絕對式編碼器一般采用串行通信方式輸出絕對編碼，針對伺服電機控制等高端場合，為了滿足快速的電流環、速度環、位置環的控制需要，編碼輸出的速度又應該非常快，這些不利因素都對絕對式編碼的接收增加了難度。 發表于：6/15/2012 Xilinx在2012年WED和下一代光網絡大會上展示其 All Programmable OTN 解決方案 All Programmable技術和器件的全球領先企業賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）將在摩納哥舉行的2012 年WDM 和下一代光網絡大會上展示了其針對電信級光網絡的All Programmable 技術的優勢，其中重點演示支持下一代（CFP2）光學模塊并采用28 Gbps 收發器的賽靈思28nm Virtex®-7 HT FPGA、用于100G光傳輸網絡(OTN) 的可編程解決方案，以及10G到28G高速串行應用等。 發表于：6/15/2012 意法半導體委托GLOBALFOUNDRIES代工最先進的28納米和20納米 FD-SOI芯片，為客戶帶來雙重貨源供應保障 意法半導體（STMicroelectronics）宣布，引領全球半導體技術升級的半導體代工廠商GLOBALFOUNDRIES將采用意法半導體專有的FD-SOI（Fully Depleted Silicon-on-Insulator，全耗盡絕緣體上硅）技術為意法半導體制造28納米和20納米芯片。當今的消費者對智能手機和平板電腦的期望越來越高，要求既能處理精美的圖片，支持多媒體和高速寬帶上網功能，同時又不能犧牲電池壽命。在設備廠商滿足消費者這些需求的努力中，意法半導體的FD-SOI芯片的量產和上市將起到至關重要的作用。 發表于：6/14/2012 XC3S400AN：數字ADC音頻評估方案 Stellamar公司的數字ADC采用Xilinx公司的XC3S400ANFPGA。特點有：平均功耗低50%，面積低50%，非常低的工作電壓，高達14位的有效位，14位500Hz的SNR為90dB，數字典輸出，數字測試，過采樣，不會丟失碼，極低的失調漂移，能用在苛刻的環境。目標應用在語音、消費類和工業中的傳感器，低功率手提設備以及軍事，空間和航空航天。 發表于：6/13/2012 Altera業界成熟可靠的Quartus II軟件編譯時間縮短了4倍；擴展支持28-nm FPGA Altera公司(Nasdaq: ALTR)今天發布業界成熟可靠的最新版Quartus® II開發軟件——對于FPGA設計，性能和效能在業界首屈一指的軟件。Quartus II軟件12.0版進一步提高了用戶的效能和性能優勢，例如，對于高性能28-nm設計，編譯時間縮短了4倍。其他更新包括擴展28-nm器件支持，初次支持Altera SoC FPGA，增強Qsys系統集成和DSP Builder工具，以及經過改進的知識產權(IP)內核等。 發表于：6/13/2012 u-blox采用GLOBALFOUNDRIES 65納米LPe RF制程技術，推出GPS/GNSS SoC方案 瑞士定位及無線模塊和芯片供應商u-blox（SIX：UBXN）和GLOBALFOUNDRIES今天共同宣布：基于GLOBALFOUNDRIES 先進的65納米低功耗強化型（LPe）RF制程技術平臺的u-blox 7全球定位系統/全球導航衛星系統片上系統（GPS/GNSSSoC）已經開始供貨。 發表于：6/11/2012 混合型判決反饋均衡器設計與FPGA實現 針對1000BASE-T中的均衡解碼結構，從信噪比與誤碼率、速度及硬件復雜度等方面比較了該判決反饋均衡解碼器的幾種形式，并設計了一種滿足速度與誤碼率要求而硬件復雜度更低的混合型結構，該結構將部分殘留后饋干擾級數移除，同時應用流水線及重定時技術優化其性能。 發表于：6/7/2012 SM3算法的FPGA設計與實現 在分析SM3算法的基礎上詳細介紹了目前Hash函數的4種硬件實現策略，同時給出了迭代方式和基于充分利用時鐘周期的循環展開方式下的FPGA實現。該循環展開方式有效地減少了一半的工作時鐘數和11%的運算時間，吞吐量提高了11%，且占用的硬件資源較少。 發表于：6/7/2012 ?…278279280281282283284285286287…?
