摘  要： 針對1000BASE-T中的均衡解碼結構，從信噪比與誤碼率、速度及硬件復雜度等方面比較了該判決反饋均衡解碼器的幾種形式，并設計了一種滿足速度與誤碼率要求而硬件復雜度更低的混合型結構，該結構將部分殘留后饋干擾級數移除，同時應用流水線及重定時技術優化其性能。
關鍵詞： 判決反饋均衡；1000BASE-T；混合結構；網格譯碼

1 判決反饋均衡解碼器的結構
　許多數字通信系統中都使用了網格編碼和脈沖幅度調制，1000BASE-T中使用4維8狀態網格編碼及5電平調制，每對雙絞線上有5種符號{-2，-1，0，1，2}，分為A={-1，1}，B={-2，0，2}兩組。4對雙絞線組合的16種結果分為圖1（a）所示的8個子集，屬于相同子集的不同符號間的歐氏距離為4。圖1（b）為其網格編碼[1]圖，每個狀態均有4條進出路徑，偶狀態ρ0、ρ2、ρ4、ρ6出發路徑對應的輸出判決符號取自偶子集S0、S2、S4、S6；奇狀態ρ1、ρ3、ρ5、ρ7出發路徑輸出判決符號取自奇子集S1、S3、S5、S7，相同起止點的編碼路徑間最小距離為4，即網格編碼在理想條件下可以獲取6 dB編碼增益。
　由于噪聲和串擾的存在，譯碼使用了基于最大似然估計（MLSE）的維特比算法，該算法的復雜度隨著信道數和譯碼深度呈指數增長，因此，硬件復雜度是算法設計重點。一種是串聯式均衡解碼器結構，即將4個DFE（判決反饋均衡器）與一個維特比譯碼器串聯，如圖2所示。其中，4路DFE用于消除后饋干擾，維特比譯碼器則用于進行網格譯碼，兩部分組成串聯式結構。

　串聯分離式結構[2]電路簡單、硬件開銷小、可流水線操作且速度快。但其中DFE輸入直接來自硬判決，當存在誤判時，會引起錯誤傳遞[3]，導致誤碼率升高。抑制誤差傳遞的一種方法是使用并聯式結構，如圖3所示。DFE與Viterbi譯碼器形成環路，后饋干擾補償嵌入Viterbi譯碼器中，DFU輸入不采用硬判決而采用各狀態幸存信號，這種結構能取得很好的誤碼率性能。

　并聯式結構針對8狀態都進行了DFU計算，需8倍的DFU單元數、8倍的1D-BMU單元數以及4倍的4D-BMU的單元數，大大增加了硬件開銷。并且由于n時刻的碼間干擾計算需要此前的多級判決值，因此，后饋碼間干擾的補償、一維及4維分支度量計算、加比選單元以及幸存信號的選擇形成了一個關鍵回路，路徑延遲大，系統工作速率低。
串聯式結構硬件簡單且能達到較高的速度，而并聯式結構擁有較好的誤碼率性能，可以綜合這兩種結構設計一種折衷的混合型結構。
2 混合式結構設計與實現

2.1 混合式結構
　經仿真可知，信號經過回波、串擾消除以及前饋均衡后，大部分的后饋干擾能量都集中在前幾級上，而占多數級的尾部干擾只占有少部分能量。如果先去掉相對不重要的尾部干擾，而將重要干擾的消除引入到分支度量計算中，利用超前計算思想[4]來減小延時，將多數級數的尾部干擾消除單元和1D-BMU單元移到關鍵環路以外，可得到一種混合式結構，對誤碼率性能只會有很小的影響，但卻可以大大降低硬件復雜度，如圖4所示。
　判決反饋預均衡（DFPE）用于消除相對不重要的后饋干擾，只留下重要的幾級送到判決反饋均衡解碼器（PDFD）。假設后饋干擾級數L=14，用MATLAB對三種結構的誤碼性能作了算法模擬，得到BER與輸入SNR關系，如圖5所示。此外，還對不采用網格編碼的信號進行仿真，可看到誤差傳遞作用對串聯式結構性能有很大的負面影響，相對于未編碼系統只有約1 dB的信噪比增益；而14級全并聯結構約有5.3 dB的編碼增益；混合式結構殘留級數r增加，編碼增益也增加，殘留1級干擾時，編碼增益約為4 dB，雖然殘留級數為2時的誤碼率性能與全并行結構的性能相當，但卻大大增加了硬件復雜度，因此，選擇r=1。

2.2 DFPE結構
　DFPE將后饋干擾的級數削減到1，其結構如圖6所示，消除了這部分后饋干擾的信號{yn，j}為：



　根據1000BASE-T信道模型[7]，使用MATLAB仿真產生了有干擾的數據，通過本文設計的均衡解碼器進行均衡并解碼，ModelSim仿真結果如圖8所示。z1、z2、z3、z4為通過模擬信道、帶干擾的待均衡解碼的數據，理論上為5值符號{-2，-1，0，1，2}，假設經過8 bit A/D轉換量化后理論值為{-128，-64，0，64，127}。{a1，a2，a3，a4}為譯碼過程保存的幸存符號值。dout為經過回溯深度14周期后的譯碼輸出，輸出為00→01→00→01→01→00→10→10→11→10→00→00→11→10→01→00→01。通過分析可知，狀態轉換與輸入的碼組對應，表明該均衡解碼器正確地去除干擾并解碼出發送信號。

　本文在現有判決反饋均衡解碼器的基礎上設計了一種折衷的混合結構，采用預均衡將后饋干擾削減到1級，使用流水線及超前計算技術優化其性能，該結構大大降低硬件復雜度，同時又能滿足系統誤碼率和速度的要求，最后使用Verilog HDL語言實現了一個適用于1000BASE-T的均衡解碼器。
參考文獻
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