頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 臺積電營收暴增200% MEMS貢獻(xiàn)最大 去年臺積電是全球最大的純MEMS器件代工廠商，營業(yè)收入劇增201%，不但奪取了競爭對手的市場份額，而且創(chuàng)造了新的收入來源。 發(fā)表于：7/31/2012 富士通擬將半導(dǎo)體主力工廠三重工廠出售給臺積電 據(jù)RecordJapan網(wǎng)站27日報道，日本富士通計劃將旗下半導(dǎo)體主力工廠三重工廠出售給全球最大的半導(dǎo)體代工商臺灣積體電路制造公司（簡稱臺積電，TSMC），雙方目前仍處于交涉階段。 發(fā)表于：7/31/2012 CPLD 在時柵位移傳感器中的應(yīng)用 基于CPLD的數(shù)字信號處理電路智能時柵位移傳感器內(nèi)部基于CPLD的數(shù)字信號處理電路。電路采用雙MCU＋CPLD結(jié)構(gòu)設(shè)計，內(nèi)部嵌入主從式兩塊單片機(jī)，副MCU負(fù)責(zé)數(shù)據(jù)采集與預(yù)處理工作，主MCU通過接口電 發(fā)表于：7/31/2012 基于 FPGA平臺的抗DPA攻擊電路級防護(hù)技術(shù)研究 引言近年來，現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)由于其高性能、低價格、高開發(fā)速度、方便的編程方式等特點得到了廣泛的應(yīng)用。但對FPGA進(jìn)行DPA( 發(fā)表于：7/30/2012 基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器的實現(xiàn) 0引言快速傅里葉變換(FFT)在雷達(dá)、通信和電子對抗等領(lǐng)域有廣泛應(yīng)用。近年來現(xiàn)場可編程門陣列(FPGA)的飛速發(fā)展，與DSP技術(shù)相比，由于其并行信號處理結(jié)構(gòu)，使得FPGA能夠很好地適用于 發(fā)表于：7/30/2012 基于FPGA的RGB到Y(jié)CrCb顏色空間轉(zhuǎn)換 通 過對轉(zhuǎn)換算法的研究，推導(dǎo)出適合在FPGA上實現(xiàn)的新算法，算法優(yōu)點突出。算式中乘法器采用DSP48 Slice模塊實現(xiàn)，提高了轉(zhuǎn)換算法的運(yùn)算速度。從綜合報告可以看出，除了使用5個DSP48s外，其他資源使用的比較少。運(yùn)算速度最大能夠達(dá)到189 MHz，能夠充分滿足運(yùn)算量大，實時性要求高的應(yīng)用。 發(fā)表于：7/30/2012 利用Virtex-5 LXT器件實現(xiàn)集成化視頻連接功能解決方案 Xilinx了解廣播系統(tǒng)設(shè)計師所面臨的挑戰(zhàn)不斷出臺的視頻連接功能新標(biāo)準(zhǔn)，給廣播產(chǎn)品帶來了棘手的設(shè)計挑戰(zhàn)和緊迫的日程隨著廣播行業(yè)視頻連接功能標(biāo)準(zhǔn)的不斷變化，我們的目標(biāo)是以免費(fèi)參考設(shè)計 發(fā)表于：7/30/2012 基于FPGA的RapidIO節(jié)點設(shè)計 1引言在傳統(tǒng)的嵌入式多處理器系統(tǒng)中，處理器之間的互連是通過分時共享總線來實現(xiàn)的，所有通信爭用總線帶寬，由此就造成處理器越多，每個處理器可用帶寬就越少，從而帶來嚴(yán)重的系統(tǒng)信 發(fā)表于：7/30/2012 異步FIFO結(jié)構(gòu)及FPGA設(shè)計 首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu),然后分析實現(xiàn)異步FIFO的難點問題及其解決辦法;在傳統(tǒng)設(shè)計的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對其進(jìn)行綜合仿真和FPGA實現(xiàn)。1、異步FIFO介紹在現(xiàn)代 發(fā)表于：7/30/2012 賽靈思新一代Vivado設(shè)計套件首次面向公眾開放 All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布首次面向所有用戶全面開放其新一代設(shè)計環(huán)境Vivado?設(shè)計套件2012.2，該版本現(xiàn)已向目前所有質(zhì)保期內(nèi)的ISE®設(shè)計套件用戶免費(fèi)提供。Vivado設(shè)計套件2012.2的發(fā)布分為兩個階段，首輪發(fā)布致力于加快C語言和RTL的實現(xiàn)速度；第二輪發(fā)布則著重加快系統(tǒng)級功能的集成速度。該版本提供了高度集成的設(shè)計環(huán)境（IDE）和全新一代系統(tǒng)到IC工具， 其中包括高層次綜合、具有業(yè)界最佳SystemVerilog支持的RTL綜合、革命性創(chuàng)新的分析型布局布線，以及高級SDC時序引擎，使開發(fā)人員能夠?qū)⒃O(shè)計實現(xiàn)速度提高達(dá)四倍，大大提升了他們的設(shè)計生產(chǎn)力。 發(fā)表于：7/30/2012 ?…265266267268269270271272273274…?
