頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 微軟黑科技：圖像識別系統錯誤率已低于人類 微軟最近公布了一篇關于圖像識別的研究論文，在一項圖像識別的基準測試中，電腦系統識別能力已經超越了人類。人類在歸類數據庫ImageNet中的圖像時錯誤率為5.1%，而微軟研究小組的這個深度學習系統可以達到4.94%的錯誤率。 發表于：2/16/2015 FPGA精華資源集錦 FPGA的應用早就突破了傳統的數據采集、接口邏輯等領域，不斷向新興市場滲透。在通信、消費類、嵌入式等領域FPGA行使DSP職能，通過嵌入處理器核取代MCU一些應用，FPGA未來發展空間難以想象。 發表于：2/14/2015 基于FPGA的跨時鐘域信號處理——亞穩態 在特權的上篇博文《基于FPGA的跨時鐘域信號處理——專用握手信號》中提出了使用專門的握手信號達到異步時鐘域數據的可靠傳輸。列舉了一個簡單的由請求信號req、數據信號data、應答信號ack組成的簡單握手機制。riple兄更是提出了req和ack這兩個直接的跨時鐘域信號在被另一個時鐘域的寄存器同步時的亞穩態問題。這個問題估計是整個異步通信中最值得探討和關注的。 發表于：2/12/2015 基于FPGA的實時視頻縮放算法設計實現 摘 要： 通過權衡幾種線性插值算法的顯示效果和硬件可實現性，選擇用雙線性插值算法實現視頻縮放，并在FPGA平臺上以RAM_FIFO架構作為該算法硬件實現的核心思想，設計主要包括數據緩存模塊、系數產生模塊以及整體控制模塊。結果表明，該設計能夠實現任意比例縮放，系統頻率高，實時性好，縮放后顯示清晰穩定，能夠滿足實際工程的應用要求。 發表于：2/11/2015 零基礎教你學FPGA之Verilog語法基礎(下) (1)任務具有多個輸入、輸入/輸出和輸出變量，在任務重可以使用延遲、事件和時序控制結構，在任務重可以調用其它任務和函數。與任務不同，函 數具有返回值，而且至少要有一個輸入變量，而且在函數中不能使用延遲、事件和時序控制結構，函數可以條用函數，但是不能調用任務。 發表于：2/9/2015 零基礎教你學FPGA之Verilog語法基礎(中) 順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執行的就行了。 發表于：2/9/2015 零基礎教你學FPGA之Verilog語法基礎(上) 這幾天復習了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎的朋友學起來應該沒什么問題，和C語言相同的地方就不說了吧，重點說一下不同點吧。 發表于：2/9/2015 基于FPGA的跨時鐘域信號處理——專用握手信號 在邏輯設計領域，只涉及單個時鐘域的設計并不多。尤其對于一些復雜的應用，FPGA往往需要和多個時鐘域的信號進行通信。異步時鐘域所涉及的兩個時鐘之間可能存在相位差，也可能沒有任何頻率關系，即通常所說的不同頻不同相。 發表于：2/7/2015 利用PowerPC對多片FPGA并行配置的設計與實現 為了克服JTAG等常用FPGA配置方式存在的下載速度慢等缺點，設計了一種利用PowerPC對多片FPGA進行并行配置的方案。借助PowerPC通用輸入/輸出口產生控制邏輯，利用其本地總線并行下載配置數據。該方案可以選擇8 bit、16 bit以及32 bit位寬下載方式，依次實現對多片FPGA的并行配置。經實測，利用JTAG口對XC6VSX475T芯片進行配置需要48 s，而采用本方案可將配置時間縮短至1 s左右，大大縮短了配置時間。 發表于：2/6/2015 FPGA與圖像處理研討會圓滿落幕 2015年2月1日，由《電子技術應用》雜志社主辦的電子技術應用.Tech-Workshop之“FPGA與圖像處理”圓滿落幕。本次活動吸引了40余名視頻圖像處理愛好者、FPGA愛好者參會，聽眾來自中科院電子所、中科院微電子所、電子六所等科研單位，華為、清華同方、大唐移動、展訊通信等知名企業，以及北京大學、北京航空航天大學、北京郵電大學、北京工業大學等高等院校。 發表于：2/5/2015 ?…197198199200201202203204205206…?
