頭條 英特爾正式宣布出售Altera 51%股份 4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權企業 Silver Lake 銀湖資本達成 FPGA 子公司 Altera 股份出售協議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續持有剩余 49% 股份。 最新資訊 使用 Vivado高層次綜合工具評估IQ 壓縮算法 我們使用 Vivado ®Design Suite 的高層次綜合 (HLS) 工具來評估針對 E-UTRA I/Q 數據的開放無線電設備接口 (ORI) 標準壓縮方案，以估計其對信號保真度的影響、造成的時延及其實現成本。我們發現賽靈思的 Vivado HLS 平臺能夠高效評估和實現所選壓縮算法。 發表于：5/29/2016 如何使用FPGA加速機器學習算法 當前，AI因為其CNN（卷積神經網絡）算法出色的表現在圖像識別領域占有舉足輕重的地位。基本的CNN算法需要大量的計算和數據重用，非常適合使用FPGA來實現。上個月，Ralph Wittig（Xilinx CTO Office的卓越工程師） 在2016年OpenPower峰會上發表了約20分鐘時長的演講并討論了包括清華大學在內的中國各大學研究CNN的一些成果。 發表于：5/27/2016 愛捷仕MES軟件推動EPE實現顯著質量改進 2016年5月18日，美國新罕布什爾州，曼切斯特：成立于1965年的EPE公司是業內著名的高可靠性電子制造專家，EPE于2000年首次選擇愛捷仕軟件作為其制造軟件系統（MES）供應商。 發表于：5/27/2016 基于FPGA與SD卡的圖像產生器設計 超高解析度圖像產生器用于檢測超高解析度液晶顯示器的性能和品質。為了實現其便攜性和通用性，提出了一種基于FPGA與SD卡的設計方案。在檢測顯示器的質量時需要切換各種圖像輸出，為了縮短圖像輸出的時間，采用FPGA實現了SD卡的SD模式。實際應用表明，新型圖像產生器使用方便、數據傳輸快速可靠。 發表于：5/26/2016 基于FPGA的汽車ECU設計充分符合AUTOSAR和ISO 26262標準 當今的汽車制造商正在把越來越多的高級功能添加到汽車電子控制單元 （ECU）中，以改善駕駛體驗，增強安全性，當然還期望超過同類競爭產品的銷量。在這種情況下，汽車開放系統架構 （AUTOSAR） 計劃和功能安全國際標準 ISO26262 正在快速成為汽車 ECU 設計的技術和架構基礎。 發表于：5/26/2016 基于CBGA的多通道DDS封裝隔離度設計 介紹了一種基于陶瓷球柵陣列（CBGA）技術的多通道直接數字合成器(DDS)封裝結構設計，提出了一種改進隔離度的CBGA基板實現形式，并利用Ansoft HFSS軟件進行了基板隔離度的優化仿真，最后對所提出的設計進行了實物測試。測試結果與仿真結果基本一致，表明所提出的封裝優化設計成功地提高了多通道DDS的隔離度，為高隔離度的多通道DDS產品工程設計提供了參考。 發表于：5/26/2016 Linux多線程編程技術在擲骰子游戲模擬程序中的應用 為了模擬概率事件，針對擲骰子游戲規則，應用Linux系統下C語言多線程機制以及多個二值信號量以實現多個線程間循環同步。通過偽隨機數模擬擲骰子的點數，設計并實現了一個基于多線程方式模擬4人擲骰子游戲程序,并對1 000次游戲中每個游戲者獲勝的次數進行統計。可以看出，在多次游戲中，每個游戲者獲勝的概率符合概率分布規律。程序運行結果表明，利用信號量可有效實現多個線程間的同步與互斥，并簡化了程序結構。 發表于：5/25/2016 FPGA開發板專題 FPGA技術當今已成為每一為電子工程師的必修課，在各個領域中都有廣泛的應用．使得ＦＰＧＡ開發板的需求也大量的增加．大家可能出于不同的應用目的都需要購買FPGA 開發板。然而大多數人對FPGA，不時很了解不能選擇好的產品，以至于影響自己的使用。 發表于：5/25/2016 基于RAG-n算法的低成本FIR濾波器實現 基于FIR數字濾波器多常數乘法的圖表示法，利用MATLAB對RAG-n算法進行了實現。通過仿真該算法在大多數情況下都可以高效地解決加法器優化問題，有效降低了FIR濾波器常系數乘法的復雜度。在FPGA上用Verilog HDL語言對優化實例進行了實現，其綜合結果表明，該方法可以有效減少邏輯單元的消耗，適用于低成本數字系統設計。 發表于：5/25/2016 基于3D-Mesh互連網絡的粗粒度邏輯陣列研究 提出了一種3D-Mesh拓撲互連網絡結構，其支持動態可重構配置，數據路徑位寬為32 bit。基于該3D-Mesh拓撲互連網絡結構，設計了一種擁有48個RPE（Reconfigurable Process Element）和16個RSE（Reconfigurable Storage Element）的異構粗粒度邏輯陣列（Isomerism Coarse-Grained Reconfigurable Array，ICGRA）。基于COMS 55 nm工藝庫進行后端設計，ICGRA總面積為28.52 mm2。同時在300 MHz系統時鐘、1.08 V Vcc電壓、室溫條件下系統總功耗為2.88 W。其中3D-Mesh拓撲互連網絡面積占系統總面積的3.8%，功耗占系統總功耗的7%。與相關設計對比，該結構動態重構速率提高2倍~60倍。且采用該3D-Mesh拓撲網絡之后，運算單元利用率也大幅度提高。 發表于：5/25/2016 ?…161162163164165166167168169170…?
