摘　要: FPGA驗(yàn)證已成為系統(tǒng)設(shè)計(jì)中的重要驗(yàn)證手段之一。詳細(xì)介紹了基于FPGA的驗(yàn)證平臺(tái)" title="驗(yàn)證平臺(tái)">驗(yàn)證平臺(tái)的硬件組成、工作過(guò)程及其設(shè)計(jì)過(guò)程中應(yīng)該注意的問(wèn)題。該驗(yàn)證平臺(tái)主要用于對(duì)H.264/AVC解碼系統(tǒng)進(jìn)行硬件模塊的驗(yàn)證,從而為整個(gè)視頻解碼" title="視頻解碼">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" 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　　關(guān)鍵詞: FPGA H.264/AVC PCB 視頻解碼 SoC

　　由于FPGA具有規(guī)模大、設(shè)計(jì)靈活、易于轉(zhuǎn)到ASIC等諸多優(yōu)點(diǎn)，現(xiàn)代的硬件仿真測(cè)試平臺(tái)幾乎無(wú)一例外地都采用FPGA作為硬件模塊的載體。用FPGA作為硬件模塊的實(shí)現(xiàn)載體，一方面可以使設(shè)計(jì)者比較準(zhǔn)確地把握硬件設(shè)計(jì)的物理特性；另一方面可以用FPGA器件完成解碼的過(guò)程。由于不是在軟件環(huán)境中完成硬件解碼，而是以實(shí)際的硬件器件速度運(yùn)行，解碼的速度自然就會(huì)大大提高。本驗(yàn)證平臺(tái)采用Xilinx公司的兩片VirtexII6000 FPGA，它們能提供豐富的內(nèi)存資源和容量以及新算法資源，增強(qiáng)時(shí)鐘管理支持，它們的結(jié)構(gòu)體系將使系統(tǒng)性能達(dá)到更高的層次，擴(kuò)大輸入輸出帶寬，提高時(shí)鐘頻率、內(nèi)存速度和數(shù)據(jù)處理速度。這兩片F(xiàn)PGA中的一片(FPGA1)裝入視頻解碼系統(tǒng)的硬件模塊； 另一片(FPGA2)則裝入視頻解碼系統(tǒng)的軟件模塊和32bit RISC CPU。這樣整個(gè)解碼系統(tǒng)的軟硬件模塊就可以在一個(gè)平臺(tái)上進(jìn)行視頻解碼了。兩塊FPGA之間通過(guò)通用I/O口互連。由于平臺(tái)中的各種存儲(chǔ)器件及接口太多,僅僅依靠?jī)善琕irtexII6000的I/O口是不夠分配的，所以又加入了Altera公司的兩片EP2C35 FPGA，一片(FPGA3)作為DDR接口控制器，另一片(FPGA4)則作為SDRAM控制器等。另外要使解碼系統(tǒng)的軟硬件模塊和外部接口進(jìn)行通信，還必須有各種接口的控制模塊，如音頻控制器、視頻控制器、PCI/USB接口控制器，RS232接口控制器，這些接口控制器的硬件實(shí)現(xiàn)也要放到FPGA中。
　　針對(duì)視頻解碼系統(tǒng)的要求，在FPGA外圍連接了SRAM、SDRAM、DDR和FLASH等存儲(chǔ)器，它們可以滿足視頻處理過(guò)程中對(duì)于存儲(chǔ)器的不同要求。SRAM可以作為視頻解碼系統(tǒng)軟件模塊的存儲(chǔ)器，也可以作為片外 Cache；SDRAM容量大、速度快，用于存儲(chǔ)大量的視頻數(shù)據(jù)" title="視頻數(shù)據(jù)">視頻數(shù)據(jù)；DDR的工作頻率最高，速度也最快，作為解碼過(guò)程中視頻數(shù)據(jù)的中轉(zhuǎn)存儲(chǔ)器，滿足視頻信號(hào)快速處理的要求；FLASH則放入RISC CPU啟動(dòng)時(shí)需要加載的操作系統(tǒng)軟件和FPGA的配置信息，作為視頻解碼啟動(dòng)時(shí)所需的ROM。解碼系統(tǒng)的軟硬件模塊要和這些存儲(chǔ)器進(jìn)行數(shù)據(jù)交換，需通過(guò)SDRAM控制器和DDR控制器等硬件來(lái)實(shí)現(xiàn)。
　　電源管理單元負(fù)責(zé)產(chǎn)生各器件所需的不同的電壓，時(shí)鐘管理單元?jiǎng)t負(fù)責(zé)產(chǎn)生系統(tǒng)運(yùn)行時(shí)各種器件所需的時(shí)鐘信號(hào)。
2 H.264/AVC視頻解碼系統(tǒng)驗(yàn)證平臺(tái)的工作過(guò)程
　　本文所設(shè)計(jì)的驗(yàn)證平臺(tái)既可以和PC機(jī)配合完成視頻解碼過(guò)程，也可以直接從外部獲得碼流獨(dú)立完成整個(gè)視頻解碼過(guò)程。因此，驗(yàn)證平臺(tái)既采用了PCI接口，也采用了USB接口。 PCI接口可以使驗(yàn)證平臺(tái)直接插到PC機(jī)主板的插槽中，使驗(yàn)證平臺(tái)通過(guò)PCI總線與PC機(jī)協(xié)同工作。此時(shí)，視頻解碼的硬件模塊放到驗(yàn)證平臺(tái)的FPGA里面，軟件模塊放在PC機(jī)中。這樣，視頻解碼系統(tǒng)利用PC機(jī)中的CPU進(jìn)行控制，軟件模塊和硬件模塊的通信均通過(guò)PCI接口進(jìn)行。驗(yàn)證平臺(tái)上電以后，通過(guò)FLASH進(jìn)行復(fù)位配置，以25Hz或者是30Hz的頻率發(fā)PCI中斷請(qǐng)求數(shù)據(jù)。中斷信號(hào)通過(guò)PC機(jī)及其設(shè)備驅(qū)動(dòng)程序喚醒中斷線程，該線程從PC機(jī)硬盤(pán)里面讀出一幀待解碼的AVC數(shù)據(jù)，經(jīng)過(guò)PC機(jī)里面的解碼系統(tǒng)的軟件模塊進(jìn)行半解碼，然后將半解碼數(shù)據(jù)傳給驅(qū)動(dòng)程序，驅(qū)動(dòng)程序把數(shù)據(jù)傳給PC機(jī)的PCI總線硬件電路，接著驗(yàn)證平臺(tái)的PCI接口控制器完成數(shù)據(jù)的接收，把接收到的數(shù)據(jù)送到FPGA解碼系統(tǒng)中的硬件模塊。硬件模塊一邊從輸入端口接收PCI控制器發(fā)送過(guò)來(lái)的半解碼視頻數(shù)據(jù)并進(jìn)行解碼，一邊把解碼得到的數(shù)據(jù)通過(guò)PCI控制器傳送到PCI端口上。PC機(jī)采集到這個(gè)數(shù)據(jù)值后立刻將它與參考數(shù)據(jù)進(jìn)行比較，以判斷當(dāng)前硬件解碼器解碼工作正確與否。如果解碼錯(cuò)誤，則通過(guò)PCI接口發(fā)送命令通知硬件解碼工作停止，并在PC機(jī)屏幕上打印出解碼失敗的具體幀和宏塊位置。這樣就可以利用PC機(jī)和驗(yàn)證平臺(tái)對(duì)整個(gè)視頻解碼系統(tǒng)的硬件模塊和軟件模塊進(jìn)行驗(yàn)證，提高了工作效率。之所以用PCI接口是因?yàn)榻鈮阂院蟮母咔宕a流需要很高的帶寬，即使是USB2.0這種高速接口也不能達(dá)到如此高的傳輸帶寬。而PCI總線由于通用性好、傳輸帶寬高、編程比較方便，使之成為傳輸高清碼流總線的不二之選。這里采用PCI總線中規(guī)格最高的64bit、66MHz模式，可以達(dá)到峰值為528MBps的傳輸率，不僅可以滿足HDTV，甚至可以滿足更高的帶寬需求。
　　USB接口可以讓整個(gè)驗(yàn)證平臺(tái)獨(dú)立進(jìn)行視頻解碼，此時(shí)FPGA中既放入了解碼系統(tǒng)的硬件模塊，也放入了解碼系統(tǒng)的軟件模塊，RISC CPU完成PC機(jī)上CPU的功能，控制系統(tǒng)軟硬件模塊的運(yùn)行。待解碼的AVC碼流數(shù)據(jù)通過(guò)USB接口送給驗(yàn)證平臺(tái)上的視頻解碼系統(tǒng)，RISC CPU協(xié)調(diào)放在FPGA中的H.264/AVC解碼系統(tǒng)硬件模塊和軟件模塊以完成解碼。軟件模塊和硬件模塊的通信通過(guò)兩塊FPGA之間的通用I/O口進(jìn)行。AVC數(shù)據(jù)經(jīng)過(guò)解碼，轉(zhuǎn)換成可以播放的YUV格式的視頻數(shù)據(jù)，再經(jīng)過(guò)視頻控制器做一些后處理和視頻格式轉(zhuǎn)換的工作，然后將YUV視頻數(shù)據(jù)傳輸給DVI和VGA接口芯片，最后在HDTV上將這些視頻信號(hào)顯示出來(lái)。中間產(chǎn)生的數(shù)據(jù)主要放在SDRAM中，處理完成的YUV文件則放入兩組DDR中。之所以用兩組DDR，是為了可以在系統(tǒng)解碼的同時(shí)，從DDR中將處理完成的視頻數(shù)據(jù)從DDR中取出來(lái)送給DVI和VGA接口芯片，并在HDTV上顯示。在從一組DDR中取數(shù)據(jù)的同時(shí)，解碼系統(tǒng)可以將處理完成的視頻數(shù)據(jù)放入另一組DDR中。這樣，有兩組高頻率的DDR組成視頻數(shù)據(jù)的中轉(zhuǎn)站，就實(shí)現(xiàn)了解碼和顯示的并行執(zhí)行，從而加快了解碼系統(tǒng)的工作速度，保證了視頻的流暢。
3 H.264/AVC視頻解碼系統(tǒng)驗(yàn)證平臺(tái)的設(shè)計(jì)原則及其注意事項(xiàng)
　　驗(yàn)證平臺(tái)能否穩(wěn)定地工作，不僅取決于驗(yàn)證平臺(tái)架構(gòu)設(shè)計(jì)的合理與否，而且還與平臺(tái)硬件各部分搭建的合理與否有關(guān)，另外驗(yàn)證平臺(tái)的PCB實(shí)現(xiàn)的好壞也直接決定了整個(gè)驗(yàn)證平臺(tái)的成敗。
　　整個(gè)驗(yàn)證平臺(tái)的原理圖和PCB圖的設(shè)計(jì)采用Cadence PSD軟件。由于這個(gè)軟件在設(shè)計(jì)重用方面的優(yōu)勢(shì)，使得它在復(fù)雜系統(tǒng)的設(shè)計(jì)中得到普遍使用。由于整個(gè)驗(yàn)證平臺(tái)所需要的元器件比較多，互連關(guān)系復(fù)雜，因此采用top－down的設(shè)計(jì)思路，先畫(huà)出各個(gè)主要器件的整體框架，然后再分別完成每個(gè)器件的原理圖設(shè)計(jì)，最后根據(jù)不同元件的PCB要求完成PCB圖的設(shè)計(jì)。
　　在此根據(jù)設(shè)計(jì)過(guò)程中遇到的問(wèn)題，簡(jiǎn)要介紹一下本驗(yàn)證平臺(tái)的原理圖和PCB圖設(shè)計(jì)中的幾點(diǎn)原則及其注意事項(xiàng)：
　　(1)電源方面：驗(yàn)證平臺(tái)中的各個(gè)器件對(duì)于電源電壓基本上都有不同的要求，VirtexII 6000需要的電壓有3.3V和1.5V, Altera Ep2c35^[2]需要的電壓有3.3V和1.2V，F(xiàn)PGA3和DDR相連的兩塊BANK需要的參考電壓是1.25V。PCI接口部分需要的電壓有3.3V和5V，由于PCI是從主板獲得電壓，因此給PCI部分分配了專(zhuān)用的電源通道VCC3_3B和VCC5B。為了給各個(gè)器件提供穩(wěn)定的電源電壓，電源模塊采用了性能優(yōu)良的PT6982器件。在PCB布線時(shí)，應(yīng)盡量增大電源線和地線寬度。本平臺(tái)信號(hào)線寬為：0.1524mm，電源線寬為0.5～1mm，采用大面積銅層作電源線和地線。3.3V電壓分布范圍廣，基本上覆蓋了整個(gè)板子，所以專(zhuān)門(mén)將電源層設(shè)定為VCC3_3，提供3.3V電壓。為了給PCI部分的3.3V電源專(zhuān)門(mén)供電，將電源層劃分成VCC3_3和VCC3_3B兩部分。
　　(2)FPGA方面：由于采用的四塊FPGA的封裝形式都是FBGA,所以在進(jìn)行原理圖設(shè)計(jì)時(shí)就要考慮PCB布線的問(wèn)題。應(yīng)盡量把FPGA的I/O口分配在四周，而且要考慮所連接器件的封裝形式，使FPGA的I/O口與外圍器件的管腳之間的連線不要交叉。
　　(3)存儲(chǔ)器件方面：DDR^[3]和SDRAM的工作頻率較高，考慮DDR的PCB布線時(shí)，應(yīng)要求DDR的數(shù)據(jù)線、地址線和控制線的長(zhǎng)度誤差在一定范圍之內(nèi)；另外，由于Altera Ep2c35連接DDR的BANK中的參考電壓要求必須是1.25V，所以在Altera Ep2c35中將四個(gè)BANK(5、6、7、8)的I/O口全部分配給了DDR。在PCB設(shè)計(jì)中，由于DDR的工作頻率最高(達(dá)到130MHz以上)，所以必須嚴(yán)格控制布線阻抗和線長(zhǎng)以及線之間的長(zhǎng)度差等。通常，地址線和控制線之間要求等長(zhǎng)，數(shù)據(jù)線之間也要等長(zhǎng)，因此要采用蛇行線對(duì)其進(jìn)行等長(zhǎng)處理。為了防止駐波，還應(yīng)在每個(gè)DDR的數(shù)據(jù)線上加入終端電阻。SDRAM的工作頻率雖然沒(méi)有DDR的高，但為了保證平臺(tái)更穩(wěn)定的工作，對(duì)其也應(yīng)進(jìn)行等長(zhǎng)處理。由于四塊SDRAM占用的面積較大，所以應(yīng)將兩塊SDRAM放在BOTTOM層，這樣的重疊便于進(jìn)行等長(zhǎng)處理，而且對(duì)于并聯(lián)的地址線之間的互連也提供了方便。
　　(4)外圍接口方面：這里重點(diǎn)說(shuō)明一下PCI接口的注意事項(xiàng)。PCI^[4]接口對(duì)于PCB布線的特殊要求：
　　· 所有32位接口信號(hào)的最大走線長(zhǎng)度為38.1mm(1.5英寸), 對(duì)距離較短的信號(hào)線，可通過(guò)蛇行走線來(lái)彌補(bǔ)。
　　· 時(shí)鐘CLK信號(hào)走線長(zhǎng)度為63.5mm±2.5mm(2.5英寸±0.1英寸),而且只能連到一個(gè)負(fù)載上。
　　· 共享的PCI信號(hào)線的無(wú)負(fù)載特性阻抗應(yīng)當(dāng)牽制在60～100Ω的范圍內(nèi)。線上的信號(hào)速率必須在150～190PSps的范圍內(nèi)。
　　(5)時(shí)鐘模塊：平臺(tái)中需要時(shí)鐘的器件主要有四塊FPGA、PCI和DDR。在此選用CYPRESS公司的CY27EE16時(shí)鐘發(fā)生器時(shí)鐘模塊提供時(shí)鐘，。
　　(6)為了防止噪聲干擾，增加平臺(tái)工作的穩(wěn)定性，在電源線、地線之間應(yīng)加上去耦電容，在模擬輸入部分應(yīng)采用濾波網(wǎng)絡(luò)，從而消除來(lái)自外部的噪聲干擾。
　　在硬件系統(tǒng)設(shè)計(jì)過(guò)程中，F(xiàn)PGA驗(yàn)證已成為系統(tǒng)設(shè)計(jì)的基本一環(huán)。本文的H.264/AVC視頻解碼系統(tǒng)的FPGA驗(yàn)證平臺(tái)的設(shè)計(jì)，為視頻解碼系統(tǒng)的驗(yàn)證提供了良好的平臺(tái)，為整個(gè)項(xiàng)目的順利進(jìn)行鋪平了道路。通過(guò)此驗(yàn)證平臺(tái)的設(shè)計(jì)，對(duì)于視頻解碼系統(tǒng)的軟硬件工作流程將會(huì)有比較深入的了解，同時(shí)也會(huì)為今后硬件系統(tǒng)的設(shè)計(jì)積累寶貴的經(jīng)驗(yàn)。
參考文獻(xiàn)
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