基于UltraScale架構FPGA的DDR3用戶接口優化系統
電子技術應用
文豐，李晴爽，李輝景
中北大學 電子測試技術國家重點實驗室， 山西 太原030051
摘要： 為滿足高速傳輸系統領域對于實時、高速數據采集與緩存的需求，結合Xilinx 提供的基于UltraScale架構的XCKU060，在了解FPGA與DDR3相應節點的定義與特性的基礎上，對其引腳進行合理分配連接，使其能夠成功在IP核上運行使用。為了方便用戶在軟件方面的使用，在此基礎上對其控制器接口引入讀寫FIFO和讀寫邏輯控制模塊，優化了接口封裝，并在VIVADO軟件對讀寫過程進行測試。該方法可滿足高速、大容量、實時數據的讀寫要求，充分發揮了DDR3存儲的靈活性。
關鍵詞：XCKU060；DDR3 SDRAM；讀寫方案優化；IP核應用；FPGA引腳分配；數據采集存儲
中圖分類號：TN919.3 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.234079
中文引用格式： 文豐，李晴爽，李輝景. 基于UltraScale架構FPGA的DDR3用戶接口優化系統[J]. 電子技術應用，2023，49(12)：98-102.
英文引用格式： Wen Feng，Li Qingshuang，Li Huijing. DDR3 user interface solution based on UltraScale architecture FPGA[J]. Application of Electronic Technique，2023，49(12)：98-102.
中文引用格式： 文豐，李晴爽，李輝景. 基于UltraScale架構FPGA的DDR3用戶接口優化系統[J]. 電子技術應用，2023，49(12)：98-102.
英文引用格式： Wen Feng，Li Qingshuang，Li Huijing. DDR3 user interface solution based on UltraScale architecture FPGA[J]. Application of Electronic Technique，2023，49(12)：98-102.
DDR3 user interface solution based on UltraScale architecture FPGA
Wen Feng，Li Qingshuang，Li Huijing
State Key Laboratory of Electronic Testing Technology，North University of China，Taiyuan 030051，China
Abstract： In order to meet the needs of real-time and high-speed data acquisition cache in the field of high-speed transmission system combined with Xilinx′s XCKU060 based on Ultrascale architecture, on the basis of understanding the definitions and characteristics of the node corresponding to FPGA and DDR3, this design allocates all the pins that connect them properly, and make them run successfully on IP cores. For the convenience of users in the use of software, based on the above, read-write FIFO and read-write logic control modules are introduced to the controller interface, optimizing its interface encap sulation.The read-write process is tested in VIVADO software. The method can meet the high speed, large capacity, real-time data read-write requirements, and take advantage of the flexibility of DDR3 storage.
Key words : XCKU060；DDR3 SDRAM；read-write scheme optimization；IP core application；FPGA pin assignment；data acquisition and storage
0 引言
隨著現代數據存儲采集技術的高速發展，在數據采集過程中對于數據處理的要求越來越高，在保證得到的數據可靠且不丟失的同時，更要求數據處理速度快、實時性強、穩定性高且功耗低。高速數據采集作為現代衛星通信、傳感器及數據記錄儀等應用設備的核心裝置，要采用滿足高帶寬、大容量的高速存儲設備。DDR是目前比較成熟的數據緩存技術[1]。
Xilinx UltraScale架構的高性能FPGA具有低功耗、高速DSP和高塊RAM-TO-LOGIC比率的優點；同時還提供了大量的電源選項，在所需的系統性能和最小功耗之間提供了最優平衡；而且該芯片含有大量的高速差分線對GTH QUAD，可以很好地滿足傳輸大量高速差分信號的要求。本課題將使用基于此架構的FPGA設計DDR3的讀寫操作。但DDR3不能直接被處理器訪問，因此需要設計一款控制器來管理DDR3的正常讀寫[2-3]。
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作者信息：
文豐，李晴爽，李輝景
（中北大學 電子測試技術國家重點實驗室， 山西 太原030051）
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