中文引用格式： 黃彤彤，陳昊，武辰飛，等. Concurrent Multi-die Optimization物理實現方案的應用[J]. 電子技術應用，2023，49(8)：30-35.
英文引用格式： Huang Tongtong，Chen Hao，Wu Chenfei，et al. Application of concurrent multi-die optimization method in physically implematation[J]. Application of Electronic Technique，2023，49(8)：30-35.
0 引言
摩爾定律所帶來的規模復雜性推動了半導體行業迅速發展，晶體管數量增加使得單芯片的功能增加、性能提升。當摩爾定律放緩，系統復雜性持續增加，制造工藝不斷接近材料的物理極限時，依靠半導體的制程微縮提升芯片性能的模式愈發艱難。集成電路的設計發展逐漸從傳統的二維平面轉向三維立體，多die堆疊的3DIC設計已經成為推動后摩爾時代發展的重要途徑之一[1]。3D堆疊指兩顆或多顆芯粒通過特殊的工藝結構在垂直方向上直接堆疊[2]，從而實現芯粒之間及與外部的信號連接，常見的有通過硅通孔（Through Silicon Via，TSV）的面對背（Face-to-Back）堆疊形式，或通過微凸點（Microbump）或混合鍵合凸點（Hybrid-Bonding Bump，HB Bump）的面對面（Face-to-Face）堆疊形式[3-5]。3DIC能夠將不同工藝制程、不同功能的芯片封裝整合，實現更高水平的集成，通過垂直互聯的短距離和高密度提供更大的通信帶寬，從而使芯片系統具有更佳的性能表現，在異構計算、神經網絡、汽車電子、數據中心等領域展現出廣闊的應用前景。
Cadence Integrity 3D-IC平臺是面向異構和同構2.5D及3D多芯粒堆疊式設計的系統規劃、物理實現和驗證分析統一集成的綜合解決方案。工具對3DIC的系統級設計提供了多種實現方案，包括系統設計——單die實現的die-by-die流程，以及多die協同（concurrent multidie）的物理實現流程[6-7]。其中die-by-die流程是在3D結構創建后分別對兩個die進行2D物理實現，而concurrent multidie流程通過對兩個die的協同布局布線（Place and Route，PnR）及3D結構單元（HB/TSV）的位置優化，為芯片體系提供更加系統完備的約束信息，為設計整體的時序和功耗優化提供有利條件。
本工作基于Cadence Integrity 3D-IC工具，搭建了 concurrent multidie的物理實現流程，通過協同優化PnR的方式為該3D設計提供了全新可實現的后端方案，并對die -by-die方案和concurrent方案的實現結果進行系統性評估，為后續延續性的設計提供良好的經驗。
本文詳細內容請下載：http://m.xxav2194.com/resource/share/2000005477
作者信息：
黃彤彤1，2，陳昊1，2，武辰飛1，2，許立新3，徐國治3，李玉童3，周國華1，2，歐陽可青1，2
（1.射頻異質異構集成全國重點實驗室（中興通訊股份有限公司），廣東 深圳 518055；2.深圳市中興微電子技術有限公司，廣東 深圳 518055；3.上海楷登電子科技有限公司，上海 200126）
