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三級流水線RISC-V處理器設(shè)計與驗證

2020年電子技術(shù)應(yīng)用第5期

折如義1，李炳輝2，姜佩賀2

1.河套學(xué)院理學(xué)院，內(nèi)蒙古巴彥淖爾015000；2.煙臺大學(xué) 光電信息科學(xué)技術(shù)學(xué)院，山東煙臺264005

摘要： RISC-V作為一種開源精簡指令集架構(gòu)，自發(fā)布以來便得到了大量關(guān)注。設(shè)計了一種三級流水線的RISC-V處理器。其中，采用靜態(tài)預(yù)測BTFN技術(shù)處理流水線執(zhí)行中的分支情況，采用前向旁路傳播技術(shù)解決數(shù)據(jù)冒險問題，同時，采用資源共享的辦法，復(fù)用寄存器堆、加法器、選擇器等模塊，使設(shè)計面積得到一定的優(yōu)化。在VCS和Verdi等EDA工具中，使用RV32I整數(shù)運算指令集對處理器進(jìn)行了仿真測試，結(jié)果表明，所設(shè)計的處理器功能正確，達(dá)到預(yù)定目標(biāo)。

關(guān)鍵詞： RISC-V指令集流水線處理器

中圖分類號： TN4
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.200028
中文引用格式： 折如義，李炳輝，姜佩賀. 三級流水線RISC-V處理器設(shè)計與驗證[J].電子技術(shù)應(yīng)用，2020，46(5)：44-49.
英文引用格式： She Ruyi，Li Binghui，Jiang Peihe. Design and verification of RISC-V processor with three-stage pipeline[J]. Application of Electronic Technique，2020，46(5)：44-49.

Design and verification of RISC-V processor with three-stage pipeline

She Ruyi1，Li Binghui2，Jiang Peihe2

1.Department of Science，Hetao College，Bayannur 015000，China； 2.School of Opto-Electronic Information Science and Technology，Yantai University，Yantai 264005，China

Abstract： As an open source reduced instruction set architecture, RISC-V gained a lot of attention since its release. A three-stage pipelines RISC-V processor is designed. Back taken forward not taken(BTFN) is used to handle branch situation in pipeline execution. Bypass and forward technology is used to solve data risk. At the same time, the method of resource sharing is adopted, and the modules such as general register heap, adder and selector are reused to optimize the design area. In the EDA tools, simulation is carried out using the RV32I integer arithmetic instruction set. The result shows that the designed processor works correctly and achieves the predetermined goal.

Key words : RISC-V instruction set；pipeline；processor

0 引言

集成電路產(chǎn)業(yè)是國家戰(zhàn)略性產(chǎn)業(yè)，是推動信息產(chǎn)業(yè)發(fā)展的源泉和動力，而我國集成電路產(chǎn)業(yè)發(fā)展嚴(yán)重滯后^[1]。在各行各業(yè)需求量與日俱增的處理器領(lǐng)域，ARM處理器在嵌入式領(lǐng)域占主導(dǎo)地，Intel x86架構(gòu)處理器在桌面和服務(wù)器領(lǐng)域占據(jù)著壟斷地位^[2]。RISC-V指令集是加州大學(xué)伯克利分校于2014年設(shè)計并發(fā)布的一款開源指令集架構(gòu)^[3]，具有免費開放、短小精悍、性能優(yōu)越三大特征，可以被任何學(xué)術(shù)機(jī)構(gòu)或商業(yè)組織自由使用，能夠滿足從微控制器到超級計算機(jī)等各種應(yīng)用的需求^[4]。RISC-V的出現(xiàn)可能改變由ARM和Intel x86主導(dǎo)處理器架構(gòu)的競爭格局^[5]。

流水線是處理器設(shè)計最重要的環(huán)節(jié)之一，嚴(yán)重影響著處理器的運算速度和運算模塊的張度。早期的經(jīng)典流水線是五級流水^[6]，分別為取指、譯碼、執(zhí)行、訪存和寫回，流水線的長短不僅僅影響吞吐率而且影響面積開銷。現(xiàn)代的高性能處理器相比最早期的處理器往往具有更深級別的流水線。流水線的級數(shù)越多，流水線被切得越細(xì)，每一級流水線內(nèi)容納的硬件邏輯越小，進(jìn)而吞吐率性能更佳，這是流水線深度加深的正面意義^[7]。但由于級數(shù)加深，會消耗更多的寄存器，帶來更多的面積開銷，同時對于分支預(yù)測失敗只能采取沖刷流水線的方法解決，浪費了處理器性能。因此，流水線的深度要根據(jù)不同的應(yīng)用場景選擇，本設(shè)計采用三級流水線結(jié)構(gòu)，以在兼顧處理器功能的前提下實現(xiàn)低功耗的設(shè)計目標(biāo)。

基于以上背景，本研究在分析了RISC-V指令系統(tǒng)的基礎(chǔ)上，使用Verilog語言分別設(shè)計了RISC-V處理器的取值單元、譯碼單元和執(zhí)行單元，最終實現(xiàn)了一款基于RISC-V指令集的32位三級流水處理器，并使用RV32I整數(shù)運算指令集對處理器進(jìn)行了仿真驗證，達(dá)到預(yù)定目標(biāo)。

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作者信息:

折如義1，李炳輝2，姜佩賀2

(1.河套學(xué)院理學(xué)院，內(nèi)蒙古巴彥淖爾015000；2.煙臺大學(xué) 光電信息科學(xué)技術(shù)學(xué)院，山東煙臺264005)

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