俄勒岡州威爾遜維爾，2016 年 3 月 2 日– Mentor Graphics 公司（納斯達克代碼：MENT）今日宣布，推出首個完全原生的 UVM SystemVerilog 內存驗證 IP 庫，該內存驗證 IP 庫可用于所有常用內存設備、配置和接口。目前, Mentor? 驗證 IP (Mentor VIP)可支持 60 多種常用外設接口和總線架構,此次庫中又新增了1600多種內存模型。由此，Mentor 成為首個向 ASIC 和 FPGA SoC 設計人員提供完整 UVM SystemVerilog 驗證 IP 庫的公司，該驗證 IP 庫可滿足各類外設接口、總線協議和內存設備需求。該完整的驗證 IP 庫采用和行業一致的標準格式，可縮短工程師驗證運行所需時間，從而便于工程師將關注重點放在其設計中獨一無二而高價值的部分。

　　新推出的內存庫支持包括尖端協議在內的各種內存模型，例如用于 HyperRAM? 和 HyperFlash? 內存設備的高帶寬、低管腳數目的 HyperBus? 接口。此外，它還支持所有的動態 RAM 模型，包括 DDR4、低功耗 DDR4、混合存儲立方體以及HBM-2(高帶寬內存)，和新的 JESD229-2 Wide I/O-2標準。它所涵蓋的閃存模型種類齊全，包括 SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串行、Toggle、NAND 和 NOR 閃存。

　　賽普拉斯半導體公司 (Cypress Semiconductor) 產品與產業生態系統營銷副總裁 Jackson Huang 表示，“我們非常高興 Mentor Graphics 發布其全面的內存驗證 IP 模型庫，特別是它支持新的 HyperBus 接口，我們開發 HyperBus 接口的目的在于達成不斷增長的產品性能目標，并在響應時間更快的同時，兼具功能的全面性。”

　　驗證 IP 旨在通過為常見接口、協議和架構提供可復用構建模塊來幫助工程師減少構建測試平臺所花費的時間。Mentor 的內存驗證 IP 模型庫所包含的內存配置軟件允許客戶根據供應商、協議和元件編號，即時生成快速、計時精確和經過驗證的內存模型。此外，Mentor 獨有的“運行過程中可重新配置”架構有助于工程師在無需重新編譯或重新開始軟件仿真的情況下，重新對資源進行二次評估。

　　“ASIC 和 FPGA 項目團隊的大部分人員都已轉去研究標準 UVM SystemVerilog 驗證方法，但時至今日，仍沒能找到可支持原生 UVM 中總線協議、外設接口和內存設備的通用 VIP 庫，” Mentor Graphics 設計驗證技術部產品營銷經理 Mark Olen 表示，“根據我們新推出的內存 VIP 庫的最初使用情況來看，不難看出為什么驗證 IP 是功能驗證市場中增長最快速的子細分市場之一，據電子設計自動化聯盟統計，目前該子細分市場的年支出超過 1.1 億美元。”

　　Mentor VIP 庫可向工程師提供標準 UVM SystemVerilog 元件，這些元件對所有支持的協議采用通用架構。這有助于在同一個驗證團隊內快速部署多個協議。測試計劃、符合性測試、測試序列和協議覆蓋范圍都作為 SV 和 XML 源代碼包含在內，從而使復用、擴展和調試變得簡單。Mentor VIP 元件還包含一整套協議檢查、錯誤注入和調試功能。新推出的存儲器模型可應用于所有行業標準仿真器。

　　Mentor VIP 是 Mentor 企業驗證平臺? (EVP) 的核心技術。EVP 通過將高級驗證技術融合在一個綜合性平臺中，提高了 ASIC 和 FPGA 的 SoC 功能驗證效率。Mentor EVP 集成了 Questa? 高級驗證解決方案、Veloce? 模擬平臺和 Visualizer? 調調試環境，是全球可訪問的、高性能的數據中心資源。Mentor EVP 的全球資源管理功能可為全球的項目團隊提供支持，最大限度地提高用戶生產率和驗證的總投資回報率。