TDC(時間數字轉換器)可應用在很多領域，如DPLL/APLL的相位、頻率檢測[1]以及雷達和相控陣系統[2]。TDC與VTC（電壓時間轉換器）結合被廣泛應用在時域ADC的設計中[3-5]。千兆采樣率的TDC通過復用串/并行的延時線實現數據轉換功能[3]，但是需要片上DAC來校準較低的分辨率。大延時線TDC[4]的主要問題是折疊延時線會帶來器件的匹配誤差。循環脈寬縮減TDC[5]由于包括大量不均勻的門單元，將消耗大量芯片面積而且會限制轉換速率。相比于傳統的延時線TDC，本文提出的循環TDC通過重復使用單增益級來克服器件變化帶來的時間不確定性，且循環結構可獲得小尺寸和低功耗，更適用于片上系統。
    循環TDC的重要組成部分是TDA(時間差量放大器)。TDA可增強TDC分辨率并且擴寬時間測量電路的輸入范圍，增加轉換增益[6]。S-R鎖存型TDA[7]和交叉雙列延遲鏈TDA[8]限制了輸入范圍和轉換的線性度。本文的電容-比較器充放電TDA在不使用校準電路時即可獲得需求的增益和較大的輸入范圍。
1 循環TDC
1.1 循環TDC的工作原理
    圖1為循環TDC的結構框圖，時域循環TDC的余量圖如圖2所示。

式中，±TR為TDC的轉換范圍。循環TDC電路原理圖如圖3所示。當多路選擇器MUX被電路復位信號TDC_Rst復位之后，輸入時間信號Tin1和Tin2將分別初始化In1和In2。其中，Tref是延時單元，將決定循環TDC的量化范圍。由傳輸特性可知，Tref=0.25TR。整個循環TDC的轉換范圍為±TR，本文設定Tref=5 ns，則量化范圍即為±20 ns。相位檢測器PD將會檢測信號變化的差值。這種類型的PD具有消除建立/保持時間、進行失調檢測和快速鎖存的操作特性[9]。PD檢測In1+Tref和In2(或者In2+Tref和In1)的上升沿并決定DTC的輸出。TDA對時間余量放大后將新的時間差返回多路選擇器MUX的輸入端，進行新一輪的時間量化。轉換過程一直持續到Finish_Rst信號產生。所有的時序信號都是由初始時間量Tin1和Tin2產生。

    DTC的電路結構如圖4所示，對稱輸入結構可以實現式(1)的輸入/輸出關系，這種設計適用于差分TDA，可消除匹配誤差。

    表1為DTC的真值表。DTC在完成時間差量的輸出后產生復位信號Rst1和Rst2，CH和CL通過邏輯電路得到對應的碼值C1和C0。

   
1.3 讀出電路
    RSD_TOP讀出電路如圖7所示。每次轉換的C0和C1將被按錯位相加進行操作和存儲。Read信號由DTC產生，并作為讀出電路的時鐘信號。當轉換達到所需要的精度時，將產生rst復位信號，并復位整個讀出電路。

2 仿真結果
    通過0.18 μm標準CMOS工藝完成了電路設計仿真。圖8顯示了TDA的輸入和輸出關系。TDA的電流為15 μA，電容值為500 fF，仿真時間輸入從0～20 ns變化，步進為1 ns。傳輸曲線顯示在使用區域的結果是線性的。圖9為不同測試情況下的TDA增益變化。
    在小于20 ns輸入時間時，TDA的增益誤差小于2%，

    圖11為TDC的INL和DNL仿真，其值分別為-1.671/+1.59 LSB和-0.5/+0.604 LSB。TDA的誤差累積是限制線性度的主要因素。如果TDA的增益可以很精準，那么TDC的線性度和精度可以得到進一步的提高。

    表2所示為本文與參考文獻[1]和[10]中提到的TDC的工作性能比較。本文提出的循環TDC在不進行校準時可實現大輸入范圍和高精度。
    本文設計并仿真了一種±20 ns輸入范圍的8 bit循環TDC。該TDC使用電容-比較器型TDA來擴展輸入范圍，并重復使用單增益級來完成數據轉換。通過0.18 μm標準CMOS工藝完成了電路設計和仿真，在1.3 MPS/s的采樣速率下，功耗為0.951 mW，仿真的INL和DNL分別是-1.671/+1.59 LSB和-0.5/+0.604 LSB，輸入范圍可以擴展到±20 ns。本設計的基于電容-比較器型TDA的TDC適用于時域ADC。
參考文獻
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