摘  要： 提出了一種可用于標準CMOS工藝下且具有二階溫度補償電路的帶隙基準源。所采用的PTAT2電流電路是利用了飽和區MOSFET的電流特性產生的，具有完全可以與標準CMOS工藝兼容的優點。針對在該工藝和電源電壓下傳統的啟動電路難以啟動的問題，引入了一個電阻，使其可以正常啟動。基準核心電路中的共源共柵結構和串聯BJT管有效地提高了電源抑制比，降低了溫度系數。基于TSMC 0.35 μｍ CMOS工藝運用HSPICE軟件進行了仿真驗證。仿真結果表明，在3.3 V供電電壓下，輸出基準電壓為1.225 4 V，溫度系數為2.91×10-6V/℃，低頻的電源抑制比高達96 dB，啟動時間為7 μs。
關鍵詞： CMOS帶隙基準源；溫度系數；電源抑制比

　帶隙基準源通常是模擬混合電路設計中重要的組成模塊，主要應用于存儲器、模數／數模轉換電路、電源管理、振蕩器等電路中，為其提供高穩定性的參考電壓，對系統的性能起著至關重要的作用。隨著半導體技術的發展，尤其是系統集成（SoC）技術的發展，CMOS工藝[1-2]具有高集成度和低壓、低功耗的優勢，使得標準CMOS工藝下的帶隙基準源得到了廣泛的應用。研究和設計高性能的CMOS帶隙基準源成為了現今集成電路設計中的一種發展趨勢。
　本文設計CMOS帶隙基準源時引入二階溫度補償技術。采用了折疊式的共源共柵自偏置二級運放，核心電路運用雙層PMOS管疊加結構，增大電路的PSRR。通過PNP管的串聯，降低了失調電壓對CMOS帶隙基準源輸出參考電壓的影響。最后通過產生與溫度成平方關系的PTAT2電流，在一階溫度補償的基礎上對基準源進行二階溫度補償，最終降低了CMOS帶隙基準源的溫度系數。圖1為帶二階溫度補償的CMOS帶隙基準電壓源的整體電路圖。
1 帶隙基準電路設計
1.1 二級運放與CMOS帶隙基準核心電路
　如圖1所示，整個二級運放[3]由M5~M20和R1~R3、C1構成。它在電路中用來鉗制核心電路中兩點的電位，從而產生對基準的一階溫度補償。運放的第一級由M5~M18和R1、R2組成，M5、M6管作為運放的差分輸入端，除了能夠有效地抑制溫漂，還能獲得優良的噪聲。電阻R1、R2可為運放的共源共柵管M11~M18提供偏置電壓，同時折疊式共源共柵結構可有效地增大運放的增益。運放第二級由M19和M20組成。這種采用PMOS管輸入電流源負載的共源輸出級方式可以增大運放的輸出電壓擺幅。在兩級之間串聯了電容C1和電阻R3，對運放所產生的主次極點和零點進行偏移，使系統更加穩定。

　CMOS帶隙基準的核心電路是由圖1中Q1~Q5、M21~M30、R5、R6組成的，本文在傳統Kuijk結構[4]單排PMOS管的基礎上，新增加的M25~M28、M30的結構[5]可以有效地增大電路的PSRR。使用串聯的PNP管結構[2]減小了由運放失配引起的失調電壓VOS對輸出帶隙基準電壓的影響。
根據放大器的虛短虛斷[2]原理，傳統Kuijk結構經過一階溫度補償后輸出基準電壓為[4]：
　
　
1.2 帶偏置電路的啟動電路
　圖1中的M1~M4和R4構成了偏置電路[2]，為M5提供偏置電壓。在偏置電路中，M3的漏極存在一個“簡并”偏置點的問題，為了解決這個問題，引入了啟動電路。啟動電路由M41、M42、M43、C2、R7構成，啟動電路中M42與M43組成了一個反相器，由于電源電壓過高，因此引入了一個電阻R7，有效地降低了M42的源極點的電位，從而保證了反相器能夠正常工作。當電源剛上電時，對C2進行短暫的充電，反相器的輸入信號為零時，則反相器輸出為高電平，此時M41會導通并產生電流，整個電路導通；當整個電路啟動完成后，反相器的輸出為零，M41處于截止區，啟動電路處于關斷狀態，不再作用于其他電路，啟動過程結束。
1.3 IPTAT2產生電路
　在圖1中，所設計的IPTAT2產生電路[7]是由M31~M40組成的，M31為其提供IPTAT，M32和M33通過設定管子的寬長比來為IPTAT2產生電路提供成比例的偏置電流，M32~M38和M40產生IPTAT2電路。工作于飽和區的MOSFET管的飽和電流可表示為[2]：

其中，μ為截流子的有效遷移率，Cox為單位面積柵氧化層電容，W為溝通寬度，L為溝道長度，VGS為棚極電壓，VTH為閾值電壓。根據式（5）和基爾霍夫電流定律，經過計算導出M38可以產生一個與溫度成平方關系的IPTAT2，M38通過電流鏡傳送一定比例的電流至M39，可以通過調節管M32、M33、M38、M39的寬長比來調節IPTAT2電流的大小，再將M39的電流接至CMOS帶隙基準電壓源輸出端，使得IPTAT與IPTAT2相加進行補償，最終將溫度系數盡可能地降至最低，達到二階溫度補償的效果。
2 電路HSPICE仿真
　本文設計的CMOS帶隙基準源電路采用TSMC 0.35 μｍ CMOS工藝，在3.3 V供電電壓下，用HSPICE對本文提出的CMOS帶隙基準電路進行仿真。圖2所示為運放的仿真曲線。當共模電壓為2 V、溫度為25℃時，電路的直流開環增益為121 dB，單位增益帶寬為18.4 MHz，相位裕度為60°。圖3所示為當在電源端加一階躍信號時電路的啟動時間曲線，曲線表明，當電源從在0 μs的0 V變為10 μs的3.3 V時，電路的啟動時間為7 μs。圖4所示為電路的電源抑制比曲線，結果顯示，溫度為25℃時，在3.3 V的電源電壓下，此電路的PSRR為96 dB。圖5為一階和二階溫度補償曲線，結果顯示，在3.3 V的電源電壓下，溫度從-20℃~120℃掃描，可計算出經過一階溫度補償后的溫度系數為10.92×10-6V/℃，經過二階溫度補償后的溫度系數為2.91×10-6V/℃。顯然，經過二階溫度補償后的溫度系數有了大幅度的降低，提高了基準的穩定性。

　本文設計了一種產生PTAT2電流的二階溫度補償CMOS帶隙基準源電路，克服了傳統二階溫度補償不能與標準CMOS工藝兼容的問題。HSPICE仿真結果表明，在3.3 V電源電壓下，電路具有較低的溫度系數和較高的電源抑制比，作為基準源電路可應用于系統集成芯片（SoC）中。
參考文獻
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