摘 要： 針對擴頻調制信號低功率譜密度的特點，討論了一種基于FPGA和ADS8364的適于擴頻通信系統的高速高精度數據采集方案。采用“自上而下”的設計思想和“自下而上”的實現流程，將整個系統劃分為特定功能模塊進行優化設計，詳細介紹了各模塊的設計方法和實現步驟。
　　關鍵詞： 數據采集； 擴頻通信； FPGA； ADS8364?

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　　無線擴頻網絡技術由于具有抗干擾能力強、隱蔽性好、容易實現多址傳輸等優點而在移動通信、無線數據通信等領域得到越來越廣泛的應用^[1]。正是由于其低功率譜密度、低幅度的特點，因此數據采集精度格外重要；又由于其寬頻帶特性，偽碼傳輸速率很高，因此對數據采集速度也提出了較高的要求。常采用的以單片機和DSP作為控制器的數據采集方案難以同時滿足以上兩個條件。FPGA具有大量I/O管腳和較強的帶載能力，內部資源豐富，處理速度快，器件內部信號延時小、功耗低、效率高^[2]，從而能有效提高信號完整性并具有較強的抗干擾能力。因此，充分發揮FPGA的優點，不僅在速度上能滿足高速數字信號處理的要求，而且可編程資源也大大增加，能滿足在系統級集成方面的需要，可提高系統的靈活性和適應性，具有廣闊的應用前景和深遠的現實意義。下面針對擴頻通信的特點、ADS8364的工作原理和系統主要邏輯控制部分的FPGA實現方法等分別予以說明，并對整體系統的仿真結果和功能實現情況進行分析。
1 擴頻通信技術概述
　　擴頻通信技術是以香農(Shannon)信息論^[3]作為理論基礎而發展的。其一般工作原理如圖1所示。

　　擴頻技術具有低幅度、隱蔽性好的特點^[4]。在擴頻系統中，信息能量被擴散，因此信號功率密度降低到近于噪聲功率，甚至能在信號淹沒于噪聲之中的條件下進行通信，隱蔽性與可靠性都很好。
　　而正是由于擴頻通信低幅度、寬頻帶的特點，對數據采集系統的精度和速度都提出了較高的要求。
2 系統的總體設計
　　目前國內廣泛應用的A/D芯片，往往不能對采集速度和精度兩方面進行兼顧，因此設計中選取用多片高精度A/D芯片并行采集的方案。其系統框圖如圖2所示。

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　　由圖2可知，整個數據采集系統主要包括A/D轉換器、FPGA控制電路以及電源電路等幾部分。A/D為系統的核心芯片，負責將經過調理通道后的模擬信號轉換成數字信號。設計方案中選擇6片ADS8364作為A/D轉換器，這種并行時間交替采樣結構可以有效提高整個系統的采樣率^[5]。ADS8364^[6]是高速、低功耗、6通道同步采樣和轉換的16位模數轉換器。其采用+5 V工作電壓，并帶有80 dB共模抑制的全差分輸入通道、6個4 μs連續近似的模數轉換器、6個差分采樣放大器、+2.5 V參考電壓以及高速并行接口。ADS8364的6個模擬輸入分為三組(A，B、C)，每個輸入端都有1個ADCs保持信號以用來保證幾個通道能同時進行采樣和轉換。
??? ADS8364中的取樣/保持模塊是以最大吞吐率250 kb/s[7] (當外部時鐘為5 MHz時)工作的，這樣6片6通道并行采集得到的最大數據采集速率為：
　　250 kHz×6×6=9 MHz
　　而典型的擴頻通信系統如WCDMA中碼片速率為3.84 Mchip/s，調制帶寬約需要5 MHz，顯然所設計方案的數據采集速率滿足指標要求。
　　FPGA主要完成一些硬件電路的設計，產生各部分的控制信號，包括A/D控制碼發送電路、FIFO存儲電路和時鐘電路等。FPGA控制著整個系統有條不紊地運行，完成數據采集、存儲等各項功能。
　　通常輸入信號的量級不是A/D芯片要求的范圍，必須經過前端信號調理電路，以縮放和平移要采樣的信號，從而使調理后的信號適合ADC的模擬輸入要求。此后A/D開始從模擬信號到數字信號的轉換,并將轉換后的數據送入FPGA內部FIFO中進行緩存，然后將FIFO存儲器中的數據讀出并由微處理器進行解擴等后續處理。
3 FPGA功能模塊的設計實現
3.1 A/D控制模塊
　　ADS8364的控制信號包括時鐘控制信號、啟動信號HOLDX、轉換結束信號EOC以及讀使能信號ENO。
　　由于采用時間交叉模數轉換，即利用6片并行的ADS8364共同對一路模擬輸入信號進行采樣，各ADC的采樣時鐘應依次錯開360°/6=60°的相位。可以直接用FPGA中自帶的數字時鐘管理(DCM)模塊來實現此功能。6片ADS8364在各自的時鐘控制下，進行模數轉換過程。
　　HOLDX保持至少20 ns的低電平時，系統的轉換才能開始。這個低電平可使各個通道的采樣保持放大器同時處于保持狀態從而使每個通道同時開始轉換。因此，每一個循環周期的開始都要有一個啟動信號HOLDX，使其保持一個時鐘周期的低電平，以啟動A/D轉換。
　　當轉換結果被存入輸出寄存器后，轉換控制信號EOC的輸出將保持半個時鐘周期的低電平。在實際中，EOC1在低電平期間要跳轉3次，以啟動A/D的讀數過程。
　　讀使能信號ENO控制A/D的讀數過程。在ENO為高電平期間，A/D完成1次讀數過程。ENO是由HOLDX和EOC來控制的，它需在EOC跳轉結束后和HOLDX低電平來臨前這一期間一直保持高電平。
　　根據以上要求建立A/D控制模塊的信號產生模型，其邏輯關系框圖如圖3所示。

3.2 片選、路選模塊
　　ADS8364的讀、寫、片選信號RD、WR、CS都是低電平有效。讀、寫過程不能同時存在，且讀、寫時片選信號CS必須有效，即一直處于低電平。寫過程中，6片AD的36個通道可以同時寫數據，但讀過程中需逐片、逐通道地往外輸出數據，此過程可以用有限狀態機來實現。
　　ADS8364的1次循環是20個時鐘周期，前16個時鐘周期完成寫過程，后4個時鐘周期完成讀過程^[8]。在讀過程中，每個通道只能讀1次，36個通道都讀一次所占時間不到后4個時鐘周期的一半。每片ADS8364有6個通道，在A/D數據讀取過程中，具體要從哪個通道來讀取數據是由地址信號A0、A1、A2來控制的。ADS8364讀過程的地址控制表可參考文獻[6]。
　　在讀使能信號ENO為高電平過程中，A0、A1、A2一直循環變化。通過以上分析得到A/D讀過程中片選、路選的電路結構圖如圖4所示。

3.3 FIFO控制、存儲模塊
　　從硬件的觀點可以將FIFO看成是一塊數據內存。對于異步FIFO而言，數據是由某一個時鐘域的控制信號寫入FIFO而由另一個時鐘域的控制信號將數據讀出FIFO。也就是說，讀寫指針的變化動作是由不同的時鐘產生的。因此，對FIFO空或滿的判斷是跨時鐘域的。由于6片ADS8364并行采集得到的是6路并行數據，所以在存儲到FIFO之前要進行復接，即并串轉換。FIFO的寫時鐘wr_clk應該與6片A/D的總采樣時鐘一致，而FIFO的讀時鐘rd_clk不能小于其寫時鐘wr_clk，否則會發生數據溢出丟失。
FIFO中存儲的數據應該達到一定的深度后才開始向外讀數，這可以通過一個快滿信號almost_f來啟動[9]。產生almost_f信號的臨界深度值可以自主設定，本文中FIFO的存儲深度為256，當寫入128個采樣數據后將almost_f置1，開始讀操作。
　　FIFO數據每次讀出時，要一直將FIFO中的數據讀空為止，因此需要一個控制模塊來控制FIFO的讀過程。FIFO控制信號包括讀空信號empty、快滿信號almost_f、讀使能信號rd_en。empty、almost_f都是高電平有效，當FIFO中數據深度達到臨界值時，即快滿信號為高電平時觸發讀使能信號為高電平；而當讀空信號為高電平時，觸發讀使能信號為低電平。如此寫讀循環，完成整個A/D的數據存儲與輸出工作^[10]。FIFO引腳接口框圖如圖5所示。

3.4 FPGA系統的整體實現與仿真
　　用VHDL語言^[11]對上述各功能模塊進行編程描述，在對整體系統進行時序設計并優化的基礎上，用ModelSim SE 6.0對FPGA控制系統進行布局布線后仿真得到波形圖如圖6所示。

　　分析圖6可知，在1個周期的20個時鐘之內，前16個時鐘周期A/D寫使能wr為低電平有效，6片ADS8364分時并行寫入數據；在后4個時鐘周期內，分別選通不同A/D的不同通道，將采集數據串行緩存到FIFO中，進而再從FIFO中將采樣數據讀出。仿真中是用存儲在ROM中的數據來代替模擬輸入信號的。
4 數據采集系統功能驗證
　　FPGA選擇Xilinx公司的Spartan3E XC3S500E，微處理器選擇TMS320C5416型號的DSP，制作電路板進行測試。接收到的擴頻信號經過本數據采集系統以后，將緩沖后的采集數據傳送到DSP的數據存儲區，用CCS軟件觀測到的數字信號波形如圖7所示。擴頻信號波形良好（未加噪聲并歸一化），設計方案實現了既定功能。

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參考文獻
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