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MSP430F5418使用總結
塵埃遇雪地博客
摘要: 到目前為止,已工作一月有余。培訓的時候領導就說,硬件工程師一定要清楚自己的定位,我們并不只是設計一下電路,畫畫原理圖和PCB就可以的,硬件相關的驅動程序也是要由我們來完成的,這也是硬件工程師的一項基本技能。
Abstract:
Key words :

  到目前為止,已工作一月有余。培訓的時候領導就說,硬件工程師一定要清楚自己的定位,我們并不只是設計一下電路,畫畫原理圖和PCB就可以的,硬件相關的驅動程序也是要由我們來完成的,這也是硬件工程師的一項基本技能。

  公司的產品是基于MSP430F5418開發的,雖然在學校基于其他處理器也編寫過不少驅動程序,但是面對一款新的處理器,仍然需要一個熟悉的過程,在程序的調試過程中也或多或少地遇到過一些問題,現總結如下。

 

  1)UCS

 

  時鐘如同處理器的心臟,每一個周期就是心臟的一次脈動。以前使用其他處理器時,只需要選擇合適頻率的晶體,接在XT1和XT2兩端,再加兩個電容就可以了。而MSP430F5418的時鐘系統略顯復雜,容易讓剛開始接觸它的人一頭霧水。5418的時鐘設置由UCS(Unified Clock System)來管理,使用起來比較靈活,其結構圖如下所示。

 

  ucs.jpg

 

  UCS模塊有XT1CLK和XT2CLK兩個外部時鐘源,以及VLOCLK、REFOCLK和DCOCLK(DCOCLKDIV是DCOCLK的分頻輸出)三個內部時鐘源。其中XT1CLK、REFOCLK和XT2CLK可以作為FLLREFCLK輸入到FLL單元來改變DCO的輸出。所有這些時鐘源經分頻后都可以作為MCLK、SMCLK和ACLK輸出。

  下面是一個UCS設置的例子,使用32768Hz的內部時鐘源REFOCLK,并通過FLL倍頻使MCLK為16.384MHz。

  void UCS_Init(void)

  {

  UCSCTL3 |= SELREF__REFOCLK; // 選取REFOCLK作為FLLREFCLK

  __bis_SR_register(SCG0); // 禁止FLL

  UCSCTL0 = 0x0000;

  UCSCTL1 = DCORSEL_6;

  UCSCTL2 = FLLD_1 + 499; // 將REFOCLK 500倍頻到16.384MHz

  __bic_SR_register(SCG0); // 使能FLL

  UCSCTL5 |= DIVS__32; // SMCLK 32分頻后輸出

  UCSCTL4 |= SELA__REFOCLK; // 選取REFOCLK為ACLK

  do

  {// 清除時鐘錯誤標志位

  UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG);

  SFRIFG1 &= ~OFIFG; // 清除時鐘錯誤中斷標志

  } while (SFRIFG1 & OFIFG); // 等待時鐘穩定

  }

 

  2)SPI

 

  在進行SPI接口的設置時,如果處理器作為主器件,那么一定要根據從器件的時序確定正確的時鐘相位和時鐘極性。如果使能了SPI的發送中斷,需要注意的一點是,在發送第一個字節來啟動整個發送過程時,該字節的發送不是瞬間的,需要等待一定的時間,以UCB1為例即:

  UCB1TXBUF = data;

  while (UCB1STAT & UCBUSY); // 等待data發送完畢

 

  到目前為止,已工作一月有余。培訓的時候領導就說,硬件工程師一定要清楚自己的定位,我們并不只是設計一下電路,畫畫原理圖和PCB就可以的,硬件相關的驅動程序也是要由我們來完成的,這也是硬件工程師的一項基本技能。

  公司的產品是基于MSP430F5418開發的,雖然在學校基于其他處理器也編寫過不少驅動程序,但是面對一款新的處理器,仍然需要一個熟悉的過程,在程序的調試過程中也或多或少地遇到過一些問題,現總結如下。

 

  1)UCS

 

  時鐘如同處理器的心臟,每一個周期就是心臟的一次脈動。以前使用其他處理器時,只需要選擇合適頻率的晶體,接在XT1和XT2兩端,再加兩個電容就可以了。而MSP430F5418的時鐘系統略顯復雜,容易讓剛開始接觸它的人一頭霧水。5418的時鐘設置由UCS(Unified Clock System)來管理,使用起來比較靈活,其結構圖如下所示。

 

  ucs.jpg

 

  UCS模塊有XT1CLK和XT2CLK兩個外部時鐘源,以及VLOCLK、REFOCLK和DCOCLK(DCOCLKDIV是DCOCLK的分頻輸出)三個內部時鐘源。其中XT1CLK、REFOCLK和XT2CLK可以作為FLLREFCLK輸入到FLL單元來改變DCO的輸出。所有這些時鐘源經分頻后都可以作為MCLK、SMCLK和ACLK輸出。

  下面是一個UCS設置的例子,使用32768Hz的內部時鐘源REFOCLK,并通過FLL倍頻使MCLK為16.384MHz。

  void UCS_Init(void)

  {

  UCSCTL3 |= SELREF__REFOCLK; // 選取REFOCLK作為FLLREFCLK

  __bis_SR_register(SCG0); // 禁止FLL

  UCSCTL0 = 0x0000;

  UCSCTL1 = DCORSEL_6;

  UCSCTL2 = FLLD_1 + 499; // 將REFOCLK 500倍頻到16.384MHz

  __bic_SR_register(SCG0); // 使能FLL

  UCSCTL5 |= DIVS__32; // SMCLK 32分頻后輸出

  UCSCTL4 |= SELA__REFOCLK; // 選取REFOCLK為ACLK

  do

  {// 清除時鐘錯誤標志位

  UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG);

  SFRIFG1 &= ~OFIFG; // 清除時鐘錯誤中斷標志

  } while (SFRIFG1 & OFIFG); // 等待時鐘穩定

  }

 

  2)SPI

 

  在進行SPI接口的設置時,如果處理器作為主器件,那么一定要根據從器件的時序確定正確的時鐘相位和時鐘極性。如果使能了SPI的發送中斷,需要注意的一點是,在發送第一個字節來啟動整個發送過程時,該字節的發送不是瞬間的,需要等待一定的時間,以UCB1為例即:

  UCB1TXBUF = data;

  while (UCB1STAT & UCBUSY); // 等待data發送完畢

 

  3)UART

 

  通過串口調試助手向UART發送數據時,如果使能了接收中斷,那么每接收一個字符都會觸發一次中斷,兩次中斷之間程序是會回到主程序繼續執行的。如何判斷接收數據的結束?一種方法是固定指令的長度,以長度來界定;另一種更常用的方法是設計一定的通信協議來針對不定長的指令,如把每個指令都封裝成幀,給其加上特定的幀頭、幀尾。

 

  4)RTC

 

  MSP430F5418的RTC在日歷模式下存在BUG,直接對日期及時間寄存器賦值經常會不成功。解決的方法是讀寫日期和時間寄存器時使用TI公司在RTC_Workaround中給出的例程。

 

  5)其他

 

  設計中應盡量避免中斷嵌套,中斷服務程序中的代碼量盡量少。

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