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基于時頻色譜圖的串聯故障電弧識別[其他][其他]

由于電力線老化損壞以及連接處松動會產生故障電弧，可能會意外引起嚴重的電氣火災。不同類型的負載所引起的故障電弧存在差異，導致住宅區故障電弧識別變得困難。提出了一種基于時頻圖和深度卷積神經網絡的串聯故障電弧識別的方法。通過故障電弧實驗采集了負載正常工作和故障電弧的電流數據。單個負載半周期電流數據將通過連續小波變換轉換為三維特征圖像，然后將這些圖像輸入到改進的深度卷積神經網絡中進行訓練、測試。實驗結果表明，單個負載正常和電弧狀態識別的精度在99.31%，對多個負載工作狀態的識別準確率平均可以達到99.2%。

發表于：8/9/2022 1:19:00 PM

從RTL到GDS的功耗優化全流程[人工智能][工業自動化]

功耗作為大型SoC芯片的性能功耗面積(PPA)三要素之一，已經變得越來越重要。尤其是當主流設計平臺已經發展到了7 nm以下。AI芯片一般會有多個核心并行執行高性能計算任務。這種行為會產生巨大的功耗。因此在AI芯片的設計過程中，功耗優化變得尤為重要。利用一個典型的功耗用例波形或者一組波形，可以從RTL進來開始功耗優化。基本的方式是借助Joules-replay實現基于RTL波形產生相對應的網表波形。在Genus的syn-gen、syn-map、syn-opt三個綜合階段，都可以加入Joules-replay，并且產生和綜合網表相對應的波形，用于Innovus PR階段進一步地進行功耗優化。在Innovus中實現Place和Routing也分為3個階段：place_opt、cts_opt和route_opt。同樣每一步都可以引入Joules-replay來生成功耗優化所需的網表波形。最終在Tempus timing signoff的環境中，再次引入波形進行功耗優化。基于上面的一系列各個節點的精確功耗優化該設計可以獲得10%以上的功耗節省。此時再結合multi-bit技術，最終可以獲得21%的功耗節省。

發表于：8/9/2022 1:14:00 PM

基于Liberate+Tempus的先進老化時序分析方案[電子元件][其他]

在先進工藝節點(7 nm，5 nm及以下)下，電路老化已經成為制約芯片性能和可靠性的“卡脖子”難題。老化效應將導致器件延時增大，進而產生時序違例的風險。數字電路設計工程師需要在時序分析中預判老化后的時序情況，并針對性地設置時序裕量，才能確保芯片在服役期限中可靠地運行。鑒于此，導入基于Liberate+Tempus的考慮老化效應的靜態時序分析(aging-aware STA)方案。評估結果顯示，該方案能在兼顧效率、準確性、多樣場景老化時序分析的同時實現時序裕量釋放，為達成具備更高可靠性和更佳性能的先進芯片設計提供有力依據。

發表于：8/9/2022 1:10:00 PM

基于HITOC DK與3DIC Integrity的3DIC芯片物理設計[其他][其他]

使用了Cadence 3DIC Integrity工具，并結合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，進行了3DIC(3D異構集成)邏輯堆疊邏輯類型芯片的后端實現。項目中對于Cadence 3DIC Integrity工具中的proto seeds(即最小分布單元)進行了拆分、分布、定義等方面的研究優化；并且對于頂層電源規劃與Hybrid Bonding bump間的布線排列進行了算法優化，在不影響電源網絡強壯性的情況下盡可能多地獲得Hybrid Bonding bump數量，從而增加了top die與bottom die間的端口數。最終結果顯示，在與傳統2D芯片實現的PPA(性能、功耗、面積)對比中，本實驗獲得了頻率提升12%、面積減少11.2%、功耗減少2.5%的收益。

發表于：8/9/2022 1:05:00 PM

基于老化特征化提取進行時序分析的解決方案[其他][其他]

基于Cadence的Liberate + Tempus解決方案，采用一種先進的標準單元老化特征化的方法，同時考慮了偏置溫度不穩定性(Bias Temperatrure Instability，BTI)和熱載流子注入(Hot Carrier Injection，HCI)老化效應，得到標準單元老化時序庫，用于Tempus進行考慮老化的靜態時序分析(Aging-aware Static Timing Analysis，Aging-aware STA)。產生一套先進的標準單元老化時序庫，能夠針對不同標準單元不同傳輸路徑，表征一定范圍的老化應力條件的時序特征，改善了傳統添加全局時序減免值導致電路PPA(Performance/Power/Area)難以收斂的問題，同時只需要調用一套標準單元庫也使STA更加簡潔易操作。

發表于：8/9/2022 12:59:00 PM

基于Cadence 3D-IC平臺的2.5D封裝Interposer設計[其他][其他]

2.5D先進封裝區別于普通2D封裝，主要在于多了一層Silicon Interposer(硅中介層)，它采用硅工藝，設計方法相比普通2D封裝更為復雜。而高帶寬存儲(High Bandwidth Memory，HBM)接口的互連又是Interposer設計中的主要挑戰，需要綜合考慮性能、可實現性等多種因素。介紹了基于Cadence 3D-IC平臺的Interposer設計方法，并結合HBM接口的自動布線腳本可以快速實現Interposer設計；同時通過仿真分析確定了基于格芯65 nm三層金屬硅工藝的HBM2e 3.2 Gb/s互連設計規則，權衡了性能和可實現性，又兼具成本優勢。

發表于：8/9/2022 11:50:00 AM

一種加速大規模模擬和射頻IC后仿真的驗證流程[微波|射頻][工業自動化]

近年來，模擬射頻IC的功能越來越多, 導致片上集成的功能模塊快速增加。且進入到先進工藝節點后, 單一模塊的后仿真網表規模急劇增加。對后仿真速度以及debug效率提出了極高的要求，除了使用更為先進的FULL-SPICE 仿真器(比如Cadence Spectre X等)提升仿真速度之外, 對后仿真輸入文件格式的選擇與優化同樣是一種有效提升整體后仿真效率的方法。主要討論Cadence Quantus最新的SmartView輸出格式以及與ADE Assembler和Spectre X聯合加速后仿真驗證的一種新流程，并給出了與傳統流程的對比結果。

發表于：8/9/2022 11:45:00 AM

保序模塊的formal fpv驗證[其他][其他]

與simulation驗證相比，formal驗證方法可以在短時間內遍歷所有可能的激勵，大大提高驗證的效率。保序模塊與時序控制以及流水線控制密切相關，設計規模較大，邏輯復雜度較高。介紹了使用formal fpv驗證保序模塊的流程，并對JasperGold debug結果進行了分析，采用formal fpv驗證能提高驗證效率，加快驗證收斂速度。

發表于：8/9/2022 11:40:00 AM

極化SAR影像地物智能分類技術進展[其他][其他]

對基于極化SAR影像的地物分類技術發展進行歸納與總結。首先提出地物分類技術的價值需求和應用特點，對其所要解決的科學問題進行歸納；其次總結分析極化SAR影像分類的一般技術流程；進一步對國內外研究現狀與技術算法特點進行分類梳理，提出其在理論方法與地物分類應用中的技術優缺點，尤其對基于人工智能理論的極化SAR影像地物分類技術進行探討；最后結合SAR遙感的發展趨勢，指出未來極化SAR影像地物智能分類技術的研究方向。

發表于：8/9/2022 11:34:00 AM

一種基于深度強化學習的任務卸載方法[通信與網絡][汽車電子]

隨著車聯網的快速發展，車載應用大多是計算密集和延遲敏感的。車輛是資源受限的設備，無法為這些應用提供所需的計算和存儲資源。邊緣計算通過將計算和存儲資源提供給網絡邊緣的車輛，有望成為滿足低延遲需求的有效解決方案。這種將任務卸載到邊緣服務器的計算模式不僅可以克服車輛資源的不足，還可以避免將任務卸載到云可能導致的高延遲。提出了一種基于深度強化學習的任務卸載方法，以最小化任務的平均完成時間。首先，把多任務卸載決策問題規約為優化問題。其次，使用深度強化學習對優化問題進行求解，以獲得具有最小完成時間的優化卸載策略。最后，實驗結果表明，該方法的性能優于其他基準方法。

發表于：8/9/2022 11:29:00 AM