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使用有安全保障的閃存存儲構建安全的汽車系統

使用有安全保障的閃存存儲構建安全的汽車系統

在現代汽車嵌入式系統中，高度安全的數據存儲是必不可少的，尤其是在面對日益高明的網絡攻擊時。本文將介紹設計師正確使用閃存的步驟。

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基于Flutter開發框架的數據存儲訪問機制研究[可編程邏輯][數據中心]

移動端應用程序需要存儲與訪問的數據越來越多，而移動端設備的存儲空間有限，很難滿足用戶需要，在進行移動端應用程序開發時，選擇合適、高效的數據存儲與訪問機制受到普遍關注。針對Google推出的Flutter跨平臺移動開發框架提供的key-value鍵值對、File文件、SQLite數據庫和網絡4種數據存儲訪問機制，深入闡述了它們的內在工作原理，給出了具體實現方法和實現代碼。最后，根據4種數據存儲訪問機制各自的特點和實際的應用程序開發需求，分析了每種機制的應用場景。

發表于：8/9/2022

基于虛實交互場景的綜合演訓平臺研究與實現[其他][其他]

近年來隨著現場科學技術的迅速發展并廣泛應用于軍事領域，相關業務訓練必將進行相應的改革，對專業知識化、新技術平臺化、系統集成化等應用領域的要求亦將大大提高。由于訓練內容日益增加，出現了訓練內容加大及訓練難度強化的必然趨勢。實際場景下，由于受場地、設備、器械等原因無法開展相關業務的訓練及全過程全要素的演練，故需要采用全新的科學技術手段，通過虛擬與實際相結合、演訓與考核相結合等不斷改革專業訓練方法。通過虛實交互技術使訓練方式的操作靈活性、便利性及易用性顯而易見，也為新技術新設備的研發測試帶來更安全更可靠的技術支撐。本演訓平臺充分運用模擬訓練部署、模擬業務部署等方式通過網絡、控制、仿真、光電等技術實現軍事業務訓練演練全過程要素應用，實現規范訓練內容、提高訓練質量、強化訓練效果、衡量訓練水平及檢驗訓練成果等目的。

發表于：8/9/2022

GFDM中基于高階長短時記憶神經網絡的自適應均衡器[通信與網絡][5G]

在廣義頻分復用系統(GFDM)中，為解決5G網絡下車載移動通信在Sub-6 GHz頻段信道中信號嚴重失真的問題，提出一種基于高階長短時記憶神經網絡(HO-LSTM)結構的自適應均衡器。HO-LSTM自適應均衡器在傳統高階前饋神經網絡(HO-FNN)的基礎上，采用復雜度更低的廣義記憶多項式模型(GMP)代替Volterra模型，并引入LSTM神經網絡使其更適用于復雜非線性模型的預測。結果表明，相比于傳統HO-FNN均衡器和LSTM均衡器，所提出的HO-LSTM均衡器的均衡效果顯著提升，系統性能也得到進一步改善。

發表于：8/9/2022

基于光纖波分復用的時頻信號分發傳輸技術[微波|射頻][其他]

在數字相控陣中為保證多通道之間信號合成效率，需要系統為相控陣的多個子陣提供高穩定的時頻信號。傳統相控陣采用電纜直接分發傳輸的方法存在幅相一致性差的問題。提出了一種基于光纖波分復用的時頻信號分發傳輸技術，可有效解決數字相控陣中時頻信號高效穩定分發傳輸問題，分發傳輸后的各支路信號幅度隨溫度變化在±0.5 dBm之內，相位隨溫度變化在±3°之內。該時頻信號分發傳輸技術已經成功應用于某數字相控陣多目標統一測控系統。

發表于：8/9/2022

星載雙頻雙端口天線設計[模擬設計][航空航天]

針對星載收發機的使用需求，設計了一種雙頻段、雙端口、雙天線共口徑的微帶天線。通過輻射貼片加載短路過孔技術，配合外部方形圓孔貼片和內部圓形貼片切角技術，使雙天線均工作在主模。雙天線共口徑工作，分別輻射左旋圓極化和右旋圓極化波，有效降低星載雙天線布局復雜度。仿真結果表明：天線在中心頻點1.615 GHz處回波損耗為-13 dB，10 dB帶寬為50 MHz，增益為6 dB，半功率波束寬度為90°，±60°波束內軸比小于3 dB；天線在中心頻點2.491 GHz處回波損耗為-18 dB，10 dB帶寬為40 MHz，增益為6 dB,半功率波束寬度為90°，±60°波束內軸比小于3 dB；雙端口隔離度優于32 dB。經加工，實測結果與仿真結果一致，該天線對星載雙頻段、雙端口共口徑天線設計具有一定指導意義。

發表于：8/9/2022

基于虛擬儀器的顯示器音頻自動測試系統設計[測試測量][其他]

針對傳統顯示器音頻測試過程中需通過繁瑣人工操作導致耗時冗長的問題，結合顯示器音頻測試基本原理提出了一種基于虛擬儀器技術的顯示器音頻自動測試系統方案。該方案設計了計算機與待測顯示器的通信電路，并通過LabVIEW與VC++的混合編程實現遠程通信；接著，通過虛擬儀器的相關工具實現對測量儀器的控制；最后，結合音頻測試步驟設計系統測試流程，實現全測試項目自動執行。經過實驗驗證表明，相較于人工操作，相同精度情況下，該系統自動化程度較高，測試平均時長縮短了84.25%，為顯示設備音頻自動測試提供了一種切實可行的參考方案。

發表于：8/9/2022

旋轉環境下的無線時鐘抖動估計與修正方法[其他][其他]

直升機旋翼表面非定常載荷測量試驗中，導電滑環的性能優劣和現場環境的電磁輻射對外部時鐘信號的質量影響較大，受影響的外部時鐘信號會導致錯誤的采集動作，從而無法準確地獲取特定方位角處的載荷數據。為提高外部時鐘信號的品質，提出一種用于旋轉環境下的數據采集系統的無線時鐘抖動估計及修正方法，即外部時鐘信號經無線收發模塊傳輸，采用兩組相位差90°的三角波進行等幅度斜邊估計時鐘抖動量，并且使用拉格朗日插值算法修正傳感器的采樣值。仿真與風洞表明，該方法能有效地減小外部時鐘抖動造成的采集誤差，對準確測量旋轉環境下旋翼表面的載荷信號具有顯著效果。

發表于：8/9/2022

基于時頻色譜圖的串聯故障電弧識別[其他][其他]

由于電力線老化損壞以及連接處松動會產生故障電弧，可能會意外引起嚴重的電氣火災。不同類型的負載所引起的故障電弧存在差異，導致住宅區故障電弧識別變得困難。提出了一種基于時頻圖和深度卷積神經網絡的串聯故障電弧識別的方法。通過故障電弧實驗采集了負載正常工作和故障電弧的電流數據。單個負載半周期電流數據將通過連續小波變換轉換為三維特征圖像，然后將這些圖像輸入到改進的深度卷積神經網絡中進行訓練、測試。實驗結果表明，單個負載正常和電弧狀態識別的精度在99.31%，對多個負載工作狀態的識別準確率平均可以達到99.2%。

發表于：8/9/2022

從RTL到GDS的功耗優化全流程[人工智能][工業自動化]

功耗作為大型SoC芯片的性能功耗面積(PPA)三要素之一，已經變得越來越重要。尤其是當主流設計平臺已經發展到了7 nm以下。AI芯片一般會有多個核心并行執行高性能計算任務。這種行為會產生巨大的功耗。因此在AI芯片的設計過程中，功耗優化變得尤為重要。利用一個典型的功耗用例波形或者一組波形，可以從RTL進來開始功耗優化。基本的方式是借助Joules-replay實現基于RTL波形產生相對應的網表波形。在Genus的syn-gen、syn-map、syn-opt三個綜合階段，都可以加入Joules-replay，并且產生和綜合網表相對應的波形，用于Innovus PR階段進一步地進行功耗優化。在Innovus中實現Place和Routing也分為3個階段：place_opt、cts_opt和route_opt。同樣每一步都可以引入Joules-replay來生成功耗優化所需的網表波形。最終在Tempus timing signoff的環境中，再次引入波形進行功耗優化。基于上面的一系列各個節點的精確功耗優化該設計可以獲得10%以上的功耗節省。此時再結合multi-bit技術，最終可以獲得21%的功耗節省。

發表于：8/9/2022

基于Liberate+Tempus的先進老化時序分析方案[電子元件][其他]

在先進工藝節點(7 nm，5 nm及以下)下，電路老化已經成為制約芯片性能和可靠性的“卡脖子”難題。老化效應將導致器件延時增大，進而產生時序違例的風險。數字電路設計工程師需要在時序分析中預判老化后的時序情況，并針對性地設置時序裕量，才能確保芯片在服役期限中可靠地運行。鑒于此，導入基于Liberate+Tempus的考慮老化效應的靜態時序分析(aging-aware STA)方案。評估結果顯示，該方案能在兼顧效率、準確性、多樣場景老化時序分析的同時實現時序裕量釋放，為達成具備更高可靠性和更佳性能的先進芯片設計提供有力依據。

發表于：8/9/2022

基于HITOC DK與3DIC Integrity的3DIC芯片物理設計[其他][其他]

使用了Cadence 3DIC Integrity工具，并結合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，進行了3DIC(3D異構集成)邏輯堆疊邏輯類型芯片的后端實現。項目中對于Cadence 3DIC Integrity工具中的proto seeds(即最小分布單元)進行了拆分、分布、定義等方面的研究優化；并且對于頂層電源規劃與Hybrid Bonding bump間的布線排列進行了算法優化，在不影響電源網絡強壯性的情況下盡可能多地獲得Hybrid Bonding bump數量，從而增加了top die與bottom die間的端口數。最終結果顯示，在與傳統2D芯片實現的PPA(性能、功耗、面積)對比中，本實驗獲得了頻率提升12%、面積減少11.2%、功耗減少2.5%的收益。

發表于：8/9/2022

基于老化特征化提取進行時序分析的解決方案[其他][其他]

基于Cadence的Liberate + Tempus解決方案，采用一種先進的標準單元老化特征化的方法，同時考慮了偏置溫度不穩定性(Bias Temperatrure Instability，BTI)和熱載流子注入(Hot Carrier Injection，HCI)老化效應，得到標準單元老化時序庫，用于Tempus進行考慮老化的靜態時序分析(Aging-aware Static Timing Analysis，Aging-aware STA)。產生一套先進的標準單元老化時序庫，能夠針對不同標準單元不同傳輸路徑，表征一定范圍的老化應力條件的時序特征，改善了傳統添加全局時序減免值導致電路PPA(Performance/Power/Area)難以收斂的問題，同時只需要調用一套標準單元庫也使STA更加簡潔易操作。

發表于：8/9/2022

基于Cadence 3D-IC平臺的2.5D封裝Interposer設計[其他][其他]

2.5D先進封裝區別于普通2D封裝，主要在于多了一層Silicon Interposer(硅中介層)，它采用硅工藝，設計方法相比普通2D封裝更為復雜。而高帶寬存儲(High Bandwidth Memory，HBM)接口的互連又是Interposer設計中的主要挑戰，需要綜合考慮性能、可實現性等多種因素。介紹了基于Cadence 3D-IC平臺的Interposer設計方法，并結合HBM接口的自動布線腳本可以快速實現Interposer設計；同時通過仿真分析確定了基于格芯65 nm三層金屬硅工藝的HBM2e 3.2 Gb/s互連設計規則，權衡了性能和可實現性，又兼具成本優勢。

發表于：8/9/2022

一種加速大規模模擬和射頻IC后仿真的驗證流程[微波|射頻][工業自動化]

近年來，模擬射頻IC的功能越來越多, 導致片上集成的功能模塊快速增加。且進入到先進工藝節點后, 單一模塊的后仿真網表規模急劇增加。對后仿真速度以及debug效率提出了極高的要求，除了使用更為先進的FULL-SPICE 仿真器(比如Cadence Spectre X等)提升仿真速度之外, 對后仿真輸入文件格式的選擇與優化同樣是一種有效提升整體后仿真效率的方法。主要討論Cadence Quantus最新的SmartView輸出格式以及與ADE Assembler和Spectre X聯合加速后仿真驗證的一種新流程，并給出了與傳統流程的對比結果。

發表于：8/9/2022

保序模塊的formal fpv驗證[其他][其他]

與simulation驗證相比，formal驗證方法可以在短時間內遍歷所有可能的激勵，大大提高驗證的效率。保序模塊與時序控制以及流水線控制密切相關，設計規模較大，邏輯復雜度較高。介紹了使用formal fpv驗證保序模塊的流程，并對JasperGold debug結果進行了分析，采用formal fpv驗證能提高驗證效率，加快驗證收斂速度。

發表于：8/9/2022

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