| 基于FPGA的監(jiān)測接收機(jī)中DDC的設(shè)計(jì)與實(shí)現(xiàn) | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：aet | |
| 文檔大小：494 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：設(shè)計(jì)了一種基于FPGA的數(shù)字監(jiān)測接收機(jī)中數(shù)字下變頻的設(shè)計(jì)方案，詳細(xì)介紹了數(shù)字下變頻器中數(shù)控振蕩器、積分級(jí)聯(lián)梳狀濾波器、半帶濾波器和FIR濾波器的設(shè)計(jì)方法，并編寫Verilog HDL程序?qū)崿F(xiàn)各個(gè)模塊，最后將程序下載到FPGA中測試，得到I/Q信號(hào)波形和頻譜，能夠滿足微波數(shù)字監(jiān)測接收機(jī)的功能需求。 | |
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