| DE2_實驗練習解答—lab5_Clocks_and_Timers_【Verilog】【Digital_Logic】 | |
| 所屬分類：解決方案 | |
| 上傳者：hbcxzcj | |
| 文檔大小：70 K | |
| 標簽： Altera Verilog Quartus II | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：設計一個3位的BCD計數(shù)器。其值按秒遞增，輸出顯示在HEX2~0上，用KEY0復位。計數(shù)器的控制信號由50MHz的時鐘提供。 | |
| 現(xiàn)在下載 | |
| VIP會員，AET專家下載不扣分；重復下載不扣分，本人上傳資源不扣分。 | |
Copyright ? 2005-2024 華北計算機系統(tǒng)工程研究所版權所有 京ICP備10017138號-2