頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。 最新資訊 智能手機(jī)將成手機(jī)市場領(lǐng)頭羊 EDA及可編程,博客精華 發(fā)表于：4/3/2009 基于CORDIC算法高精度浮點(diǎn)超越函數(shù)的FPGA實(shí)現(xiàn) 如何以合理的硬件代價(jià)來實(shí)現(xiàn)高精度浮點(diǎn)超越函數(shù)計(jì)算，成為了微處理器設(shè)計(jì)過程當(dāng)中的一個(gè)非常重要的問題。本論文提出了一種新的輸入輸出浮點(diǎn)處理單元硬件架構(gòu)，它能將數(shù)據(jù)從CORDIC算法內(nèi)部格式轉(zhuǎn)變?yōu)樘幚砥髂軌蛑С值腎EEE754標(biāo)準(zhǔn)浮點(diǎn)數(shù)據(jù)格式。并且輸入數(shù)據(jù)支持兩種不同的角度單位浮點(diǎn)數(shù)據(jù)直接輸入，即以度為單位和以弧度為單位。同時(shí)，硬件模塊還直接支持超過360度(2π弧度)的大角度數(shù)據(jù)輸入，這樣就不需要用軟件來對輸入角度進(jìn)行預(yù)處理，極大地減少了超越函數(shù)的計(jì)算時(shí)間。最后，該浮點(diǎn)硬件計(jì)算模塊在Altera公司Nios II處理器系統(tǒng)中以用戶自定義指令的形式完成了實(shí)現(xiàn)。通過用C語言程序來驗(yàn)證了浮點(diǎn)CORDIC模塊的正確性。 發(fā)表于：4/2/2009 Altera 40-nm Stratix IV GX FPGA通過了PCI Express 2.0體系結(jié)構(gòu)PCI-SIG兼容性測 新器件,站點(diǎn)首頁,芯片,EDA及可編程 發(fā)表于：4/2/2009 新環(huán)境、新工藝、新挑戰(zhàn)下的FPGA發(fā)展策略 專訪,站點(diǎn)首頁,EDA及可編程 發(fā)表于：4/2/2009 ASIC初創(chuàng)公司遭遇寒冬，被FPGA取代的趨勢明顯？ 多方視點(diǎn),站點(diǎn)首頁,資訊,EDA及可編程 發(fā)表于：4/2/2009 基于FPGA的數(shù)字信道化接收機(jī)的研究及實(shí)現(xiàn) 數(shù)字接收機(jī)設(shè)計(jì)，一般要具有寬帶頻率覆蓋、高的靈敏度和動(dòng)態(tài)范圍、可以檢測同時(shí)到達(dá)信號，以及高的測頻精度和頻率分辨率等性能要求。通常的電子戰(zhàn)偵察接收機(jī)，同時(shí)多信號處理能力比較弱，同一時(shí)刻只能處理一個(gè)信號，這已不能適應(yīng)日益復(fù)雜的電磁環(huán)境下的信息化戰(zhàn)場需求。本文根據(jù)偵察接收機(jī)設(shè)計(jì)中所面臨的問題，提出一種基于多相濾波器組的數(shù)字信道化測頻接收機(jī)的設(shè)計(jì)方法，并進(jìn)行了深入的理論分析，用大量計(jì)算機(jī)仿真實(shí)驗(yàn)驗(yàn)證所設(shè)計(jì)的接收機(jī)的性能。 發(fā)表于：4/2/2009 賽靈思Virtex-6 FPGA開始發(fā)貨 推薦芯片(中間),站點(diǎn)首頁,芯片,EDA及可編程 發(fā)表于：4/1/2009 適用于H.264/AVC的去塊效應(yīng)濾波器硬件設(shè)計(jì) 技術(shù)論文,站點(diǎn)首頁,技術(shù),EDA及可編程,多媒體 發(fā)表于：4/1/2009 Altera在天津大學(xué)成立國內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室 廠商新聞,站點(diǎn)首頁,資訊,EDA及可編程 發(fā)表于：3/31/2009 Altera在天津大學(xué)成立國內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室 廠商新聞,站點(diǎn)首頁,資訊,EDA及可編程 發(fā)表于：3/31/2009 ?…524525526527528529530531532533…?
