1 引言
隨著數(shù)字信號(hào)處理" title="數(shù)字信號(hào)處理">數(shù)字信號(hào)處理越來(lái)越廣泛的應(yīng)用，數(shù)字鎖相環(huán)DPLL（Digital Phase Lock Loop）在現(xiàn)代集成電路設(shè)計(jì)中也越來(lái)越普遍，特別是在數(shù)字信號(hào)處理器DSP 和微處理器這類高性能數(shù)字電路應(yīng)用中，數(shù)字鎖相環(huán)更是一種必不可少的電路。與傳統(tǒng)的模擬鎖相環(huán)（Analog Phase-Locked Loop）相比，由于數(shù)字鎖相環(huán)較少采用高阻值電阻、電容以及電感等非線性器件，可以采用與高速數(shù)字邏輯電路相兼容的制造工藝來(lái)設(shè)計(jì)和制造，也更加容易在數(shù)字系統(tǒng)中應(yīng)用。
一個(gè)典型的數(shù)字鎖相環(huán)結(jié)構(gòu)如圖1 所示，數(shù)控" title="數(shù)控">數(shù)控振蕩器" title="振蕩器">振蕩器DCO（Digital-Controlled Oscillator）是其中最關(guān)鍵和核心的部分。數(shù)控振蕩器DCO 輸出了可變頻率的振蕩波形，決定了整個(gè)鎖相環(huán)的噪聲性能和功耗。數(shù)字時(shí)間轉(zhuǎn)換器（Time - to - DigitalConverter）輸出了參考時(shí)鐘和反饋來(lái)的輸出時(shí)鐘之間的相位差，一個(gè)數(shù)字環(huán)形濾波器（Digital LoopFilter）代替了模擬環(huán)形濾波器來(lái)控制DCO，由與參考時(shí)鐘的相位差來(lái)控制DCO 輸出或高或低的振蕩頻率，輸出振蕩信號(hào)由負(fù)反饋送到數(shù)字時(shí)間轉(zhuǎn)換器，使相位差減小，最終讓輸出信號(hào)頻率與參考時(shí)鐘頻率一致，即達(dá)到相位鎖定。整個(gè)DCO 因此不再需要含有電容或電感，同時(shí)也減少漏電流和電源噪音的問(wèn)題。
圖1 數(shù)字鎖相環(huán)的基本結(jié)構(gòu)
2 電路結(jié)構(gòu)和原理
數(shù)控振蕩器有多種實(shí)現(xiàn)結(jié)構(gòu)，本文設(shè)計(jì)了一種完全采用靜態(tài)CMOS" title="CMOS">CMOS 邏輯電路的DCO結(jié)構(gòu)，該DCO基于由CMOS 反相器構(gòu)成的環(huán)形振蕩器，其電路結(jié)構(gòu)如圖2 所示。
圖2 電路結(jié)構(gòu)圖
如圖2 所示，每一級(jí)環(huán)形振蕩器均是5 個(gè)CMOS反相器串聯(lián)，并構(gòu)成閉環(huán)負(fù)反饋回路，每個(gè)反相器的輸出也與下一級(jí)環(huán)形振蕩器對(duì)應(yīng)的反相器輸出相連。根據(jù)巴克豪森準(zhǔn)則：振蕩器要產(chǎn)生振蕩，那么環(huán)路增益必須大于等于一且總相移有360°。因此環(huán)路中進(jìn)行反相的次數(shù)必須是奇數(shù)，三個(gè)以上的奇數(shù)個(gè)CMOS 反相器串聯(lián)閉環(huán)回路，在一個(gè)微小的激勵(lì)下都能夠產(chǎn)生振蕩。單級(jí)環(huán)形振蕩器的振蕩頻率由反相器個(gè)數(shù)和其本征延遲決定，用n 表示反相器個(gè)數(shù)，tr 表示反相器上升沿延遲，tf 表示反相器下降沿延遲，頻率可以用下式表示為：
反相器下降延遲t f 和上升延遲t r 根據(jù)下列公式定義，式中Rn、Rp 分別為圖2（b）中反相器PMOS管M0、M1 和NMOS 管M2、M3 的等效電阻，Cout 為反相器輸出電容。
設(shè)置電路中所有MOSFET的溝道長(zhǎng)度都為90nm工藝設(shè)計(jì)規(guī)范的默認(rèn)值0.1 μ m。因?yàn)樵诔叵翹 溝道中的電子遷移率大約是P 溝道中的空穴遷移率的2~3 倍，因此設(shè)置PMOS 管的寬度Wp 是NMOS 管寬度Wn 的2 倍，使反相器中NMOS 管和PMOS 管的等效電阻近似相等，即Rn=Rp，也就使tr=tf。
下降延遲t r 和上升延遲t f 相等可以讓環(huán)形振蕩器產(chǎn)生對(duì)稱性比較好的波形，提高振蕩器的抗噪聲性能。
1 引言
隨著數(shù)字信號(hào)處理越來(lái)越廣泛的應(yīng)用，數(shù)字鎖相環(huán)DPLL（Digital Phase Lock Loop）在現(xiàn)代集成電路設(shè)計(jì)中也越來(lái)越普遍，特別是在數(shù)字信號(hào)處理器DSP 和微處理器這類高性能數(shù)字電路應(yīng)用中，數(shù)字鎖相環(huán)更是一種必不可少的電路。與傳統(tǒng)的模擬鎖相環(huán)（Analog Phase-Locked Loop）相比，由于數(shù)字鎖相環(huán)較少采用高阻值電阻、電容以及電感等非線性器件，可以采用與高速數(shù)字邏輯電路相兼容的制造工藝來(lái)設(shè)計(jì)和制造，也更加容易在數(shù)字系統(tǒng)中應(yīng)用。
一個(gè)典型的數(shù)字鎖相環(huán)結(jié)構(gòu)如圖1 所示，數(shù)控振蕩器DCO（Digital-Controlled Oscillator）是其中最關(guān)鍵和核心的部分。數(shù)控振蕩器DCO 輸出了可變頻率的振蕩波形，決定了整個(gè)鎖相環(huán)的噪聲性能和功耗。數(shù)字時(shí)間轉(zhuǎn)換器（Time - to - DigitalConverter）輸出了參考時(shí)鐘和反饋來(lái)的輸出時(shí)鐘之間的相位差，一個(gè)數(shù)字環(huán)形濾波器（Digital LoopFilter）代替了模擬環(huán)形濾波器來(lái)控制DCO，由與參考時(shí)鐘的相位差來(lái)控制DCO 輸出或高或低的振蕩頻率，輸出振蕩信號(hào)由負(fù)反饋送到數(shù)字時(shí)間轉(zhuǎn)換器，使相位差減小，最終讓輸出信號(hào)頻率與參考時(shí)鐘頻率一致，即達(dá)到相位鎖定。整個(gè)DCO 因此不再需要含有電容或電感，同時(shí)也減少漏電流和電源噪音的問(wèn)題。
圖1 數(shù)字鎖相環(huán)的基本結(jié)構(gòu)
2 電路結(jié)構(gòu)和原理
數(shù)控振蕩器有多種實(shí)現(xiàn)結(jié)構(gòu)，本文設(shè)計(jì)了一種完全采用靜態(tài)CMOS 邏輯電路的DCO結(jié)構(gòu)，該DCO基于由CMOS 反相器構(gòu)成的環(huán)形振蕩器，其電路結(jié)構(gòu)如圖2 所示。
圖2 電路結(jié)構(gòu)圖
如圖2 所示，每一級(jí)環(huán)形振蕩器均是5 個(gè)CMOS反相器串聯(lián)，并構(gòu)成閉環(huán)負(fù)反饋回路，每個(gè)反相器的輸出也與下一級(jí)環(huán)形振蕩器對(duì)應(yīng)的反相器輸出相連。根據(jù)巴克豪森準(zhǔn)則：振蕩器要產(chǎn)生振蕩，那么環(huán)路增益必須大于等于一且總相移有360°。因此環(huán)路中進(jìn)行反相的次數(shù)必須是奇數(shù)，三個(gè)以上的奇數(shù)個(gè)CMOS 反相器串聯(lián)閉環(huán)回路，在一個(gè)微小的激勵(lì)下都能夠產(chǎn)生振蕩。單級(jí)環(huán)形振蕩器的振蕩頻率由反相器個(gè)數(shù)和其本征延遲決定，用n 表示反相器個(gè)數(shù)，tr 表示反相器上升沿延遲，tf 表示反相器下降沿延遲，頻率可以用下式表示為：
反相器下降延遲t f 和上升延遲t r 根據(jù)下列公式定義，式中Rn、Rp 分別為圖2（b）中反相器PMOS管M0、M1 和NMOS 管M2、M3 的等效電阻，Cout 為反相器輸出電容。
設(shè)置電路中所有MOSFET的溝道長(zhǎng)度都為90nm工藝設(shè)計(jì)規(guī)范的默認(rèn)值0.1 μ m。因?yàn)樵诔叵翹 溝道中的電子遷移率大約是P 溝道中的空穴遷移率的2~3 倍，因此設(shè)置PMOS 管的寬度Wp 是NMOS 管寬度Wn 的2 倍，使反相器中NMOS 管和PMOS 管的等效電阻近似相等，即Rn=Rp，也就使tr=tf。
下降延遲t r 和上升延遲t f 相等可以讓環(huán)形振蕩器產(chǎn)生對(duì)稱性比較好的波形，提高振蕩器的抗噪聲性能。
每一級(jí)的5 個(gè)CMOS 反相器由一個(gè)高電平有效的輸入信號(hào)控制，同時(shí)打開或者關(guān)閉，讓DCO 中的環(huán)形振蕩器逐級(jí)打開或者逐級(jí)關(guān)閉。當(dāng)打開的環(huán)形振蕩器級(jí)數(shù)越多，電路中的振蕩電流越強(qiáng)，電路輸出的振蕩頻率就越快。反之，當(dāng)打開的環(huán)形振蕩器級(jí)數(shù)越少，電路中的振蕩電流減弱，但因?yàn)檎麄€(gè)DCO中的環(huán)形振蕩器總級(jí)數(shù)是一定的，因此整個(gè)DCO 中的等效電容并沒(méi)有減少，所以輸出的振蕩頻率就會(huì)下降。因此，該數(shù)控振蕩器是通過(guò)控制打開的環(huán)形振蕩器級(jí)數(shù)，數(shù)字化地控制振蕩頻率，在DPLL中需要一個(gè)前置的數(shù)字環(huán)形濾波器提供輸入信號(hào)，控制各級(jí)振蕩器的打開或關(guān)閉。
當(dāng)所有環(huán)形振蕩器都打開時(shí)，無(wú)論該DCO 中總共有多少級(jí)環(huán)形振蕩器，DCO 輸出的振蕩波形的最大頻率fmax 都為式（1）表示的單個(gè)環(huán)形振蕩器振蕩頻率。輸出的最小頻率fmin 也就是當(dāng)只有一級(jí)環(huán)形振蕩器打開時(shí)的DCO 輸出頻率。由此分析，DCO 的增益可以如下式表示，式中N 為電路中總的環(huán)形振蕩器級(jí)數(shù)：
由上述分析可見(jiàn)，當(dāng)該DCO 中具有的總的環(huán)形振蕩器級(jí)數(shù)越多，可以輸出的fmin 越小，KDCO 也越小，也就是每一級(jí)環(huán)形振蕩器開關(guān)所控制的頻率增減也越小，振蕩器線性度也就越好。
3 仿真結(jié)果
本文基于STMicroelectronics的90nm CMOS混合信號(hào)工藝，采用Cadence Virtuoso 設(shè)計(jì)軟件，使用Analog Environment 中的Spectre仿真器進(jìn)行仿真。由于電路完全與數(shù)字集成電路工藝兼容，因此也可以采用諸如硬件描述語(yǔ)言來(lái)設(shè)計(jì)電路。
由32 級(jí)環(huán)形振蕩器構(gòu)成的數(shù)控振蕩器DCO 在Cadence Virtuoso 中的仿真電路如圖3 所示，在本文的仿真中，是使用直流電壓作為控制DCO 各級(jí)環(huán)形振蕩器打開或者關(guān)閉的輸入信號(hào)。
圖3 32級(jí)的DCO結(jié)構(gòu)仿真電路圖
電路中電源電壓VDD=1.2V，所有MOSFET 均采用9 0 n m 工藝庫(kù)中的標(biāo)準(zhǔn)電壓晶體管S V T（Standard Vol tage Tr ansi st or ），其閾值電壓為Vthn=0.3V，|Vthp|=0.3V。當(dāng)32級(jí)環(huán)形振蕩器逐級(jí)打開，數(shù)控振蕩器輸出波形的振蕩頻率也逐級(jí)上升，整個(gè)數(shù)控振蕩器的頻率調(diào)節(jié)范圍如圖4 所示。
圖4 DCO輸出頻率調(diào)節(jié)曲線
當(dāng)32 級(jí)DCO中的18 級(jí)環(huán)形振蕩器打開的時(shí)候，DCO 的相位噪聲如圖5 所示。相位噪聲由Spectre 仿真器的pss 分析和pnoi se 分析測(cè)得。
圖5 打開18 級(jí)時(shí)的DCO相位噪聲
該32 級(jí)數(shù)控振蕩器的相位噪聲和功耗如表1 所示，隨著環(huán)形振蕩器逐級(jí)打開，相位噪聲和功耗都明顯上升，這是獲得高頻率輸出波形所付出的性能代價(jià)。先測(cè)得單個(gè)反相器的平均電流，測(cè)得各個(gè)打開的反相器平均電流均約為14 μ A，由下式可以得到電路的總功耗，式中N 為打開的環(huán)形振蕩器級(jí)數(shù)。
為了研究環(huán)形振蕩器級(jí)數(shù)對(duì)頻率調(diào)節(jié)范圍的影響，將數(shù)控振蕩器的級(jí)數(shù)減少至18 級(jí)或12 級(jí)，再分別測(cè)試其頻率調(diào)節(jié)范圍。三種不同級(jí)數(shù)數(shù)控振蕩器調(diào)節(jié)范圍的對(duì)比如圖6 所示，不同級(jí)數(shù)的數(shù)控振蕩器fmax 相等，但fmin 隨著數(shù)控振蕩器的總級(jí)數(shù)增加而減小，且KDCO 也變小，調(diào)節(jié)線性度更好。
圖6 不同級(jí)數(shù)數(shù)控振蕩器的頻率調(diào)節(jié)范圍
表1 數(shù)控振蕩器不同級(jí)打開時(shí)的相位噪聲和功耗
進(jìn)一步測(cè)試器件尺寸對(duì)數(shù)控振蕩器性能的影響，當(dāng)器件寬度Wn 和Wp 增加，反相器中的平均電流增加，可以輸出更高的頻率并減小電路中器件噪聲導(dǎo)致的相位噪聲，這對(duì)高性能電路是有意義的，但電路功耗也隨之增加。對(duì)于18 級(jí)數(shù)控振蕩器，保持電路中全部MOSFET 的溝道長(zhǎng)度不變，同時(shí)增大圖2（b）中的NMOS 管M2、M3 的Wn和PMOS 管M0、M1 的Wp至原尺寸的1.5 倍后測(cè)得的頻率調(diào)節(jié)范圍如圖7 所示，全部環(huán)形振蕩器共18 級(jí)打開后的DCO 功耗 及相位噪聲如表2 所示。
表2 器件尺寸不同時(shí)測(cè)得的功耗及相位噪聲
圖7 器件尺寸不同時(shí)測(cè)得的頻率調(diào)節(jié)范圍對(duì)比
4 結(jié)論
該數(shù)控振蕩器結(jié)構(gòu)采用全靜態(tài)CMOS 邏輯電路來(lái)設(shè)計(jì)，獲得了線性度較好的頻率調(diào)節(jié)范圍，在90nm混合信號(hào)工藝條件下全DCO電路功耗在3mV左右，10MHz處相位噪聲低于-110 dBc/Hz，性能相比傳統(tǒng)LC 壓控振蕩器有過(guò)之而無(wú)不及，非常適合應(yīng)用于高性能數(shù)字電路中。在用該數(shù)控振蕩器結(jié)構(gòu)設(shè)計(jì)DPLL 時(shí)，應(yīng)進(jìn)一步增加環(huán)形振蕩器級(jí)數(shù)以提供線性度更好的可調(diào)輸出頻率范圍，并需要前置數(shù)字環(huán)形濾波器提供相配合的控制信號(hào)。