誤碼率是衡量數字傳輸系統在正常工作的情況下傳輸質量優劣的一個重要指標，它能反映數字信息在傳輸過程中受到損害的程度。在數字通信網中，誤碼直接破壞了信息傳遞的準確性。通常誤碼對電話的影響是產生噪聲，對圖像的影響是造成圖像失真，對數據的影響則表現為信息的丟失和錯亂。
　為了得到通信系統的傳輸過程中誤碼率，或是快速找到發生誤碼的原因，需要專用的設備進行測試，即誤碼測試儀?，F在國內外已經有誤碼測試儀的成品，例如：武漢奧林特光電設備有限公司的ET2000、ET155和ET3200；美國安捷倫公司產品HP37717A。這些通用誤碼儀雖然具有簡單易用、測試內容豐富和誤測試結果直觀、準確等優點，但是其價格較貴、體積偏大且不易與某些系統接口適配，通常需要另加外部輔助驅動電路[1-2]。
　本文所述的誤碼測試儀特點之一是可以實現開環測試，即收發端不在同一地點的測試。本誤碼測試儀的研制背景是某星地間通信信道的誤碼測試項目，在項目中本誤碼儀的發送端即偽隨機碼生成器位于地面，接收端即誤碼分析器位于衛星上，因此誤碼測試儀本身必須實現開環測試。但是，開環測試的應用不僅僅限于星地間的誤碼測試，在常見的通信信道的誤碼測試的應用中，如異地的長距離誤碼測試，開環測試會使測試更加方便快捷。
　本誤碼測試儀的另一突出特點是它有五種可用的測試碼型，在偽隨機碼生成器端可以自由選擇碼型進行測試。由于生成偽隨機序列的移位寄存器越長，則生成的偽隨機序列的周期越長，序列的隨機性就越強，因此這五種不同的測試碼型可用于模擬隨機性不同的數據通信。這五種碼型包括01碼和另外四種偽隨機序列，其中包括了有國際電信聯盟(ITU)推薦的三種偽隨機序列。本誤碼測試儀在誤碼分析器端的FPGA中實現五個模塊的并行處理，實現了盲檢測（此處的盲檢測是指誤碼分析器端在未知發送碼型的條件下能夠自動識別發送的是那種碼型），完成碼同步，并進行誤碼統計處理和給出檢測出的碼型等信息。
　本文所述的誤碼測試儀是基于DSP和FPGA實現的，具有更大的靈活性，升級方便，例如可以方便地改變測試序列的碼元速率，本誤碼測試儀是以常用的2.048 MHz的碼元序列為例進行的測試,理論上可以實現0~160 MHz測試碼速率。如果硬件升級,理論上還可以達到更高的碼速率,還可以在需要的情況下增加另外所需的測試碼型。誤碼測試的主要工作由FPGA完成，系統的穩定性較高。其系統框圖如圖1所示。

1 偽隨機碼生成器
   許多數字通信理論的結論都基于這樣一個假設：原始的信源信號為0、1等概率并相互獨立的隨機數字序列。同樣，實際數字通信系統的設計也是基于相同假設。因此，為使測試結果盡可能真實地反映系統的性能，采用偽隨機序列(m序列)作為測試中傳輸的信號。這種測試碼的另一個優點是可以實現開環測試。
    如圖2所示偽隨機碼生成器也是基于DSP和FPGA 來實現的。其中DSP負責與上位機的通信和對FPGA的控制，FPGA實現偽隨機序列的生成。圖3為偽隨機碼生成器的仿真結果。

   
    圖2中上位機軟件可以運行于電腦或者嵌入式系統中，圖4即電腦上的上位機軟件偽隨機碼控制器，同時在嵌入式系統Windows CE上也編程實現了一個控制系統。采用嵌入式系統上的上位機軟件可以增加系統的便攜性。此外還有手動模式，增加了偽隨機碼生成器的可靠性。

    為了驗證系統輸出的偽隨機序列的正確性,利用MATLAB編寫了生成偽隨機序列的程序進行對比驗證。經驗證偽隨機序列生成器輸出的偽隨機序列正確，可以滿足誤碼測試儀的要求。
2 誤碼分析器
    如圖1所示生成的偽隨機序列經過待測系統到達誤碼分析器，誤碼分析器從偽隨機序列中提取出同步時鐘信號，然后誤碼分析器先根據設定的同步門限進行碼同步，同步后統計誤碼測試的結果，統計出的結果通過DSP傳輸給上位機軟件，或者嵌入式系統。
　
　但是,為保證本地生成的偽隨機序列是正確的,本文采用的是在本地生成的偽隨機序列與經過待測的偽隨機序列比較之后，如果連續相同的碼元超過了預先設定的同步門限就認為本地生成的偽隨機序列是正確的。下面介紹門限設定的原則。

    計算結果表明要測的最大誤碼率為10-3的信道，并保證同步成功的概率大于90%的條件下，同步門限值不能大于85個碼元，當然同步門限N越小，同步成功的概率越大，但此時可能是偽同步，這樣測得的誤碼率的值根本就不是真實的誤碼率,根據偽隨機序列的性質這時測得的誤碼率大概為0.5。
    如圖5所示，整個誤碼分析器的系統結構可以分為三大部分： (1)從接收到的二進制碼序列中提取同步時鐘，此部分由專用芯片及其外圍電路完成；(2)利用m序列開關門同步算法[5]完成碼同步，并進行誤碼統計和采集電路關鍵部分的狀態信息，上報給DSP，此部分主要由FPGA及其外圍電路完成，FPGA核心模塊的工作框圖如圖6所示，誤碼測試的時序圖如圖7所示；(3)DSP完成與其他設備的通信和對電路控制。

    FPGA的核心模塊有五個，這五個模塊在同步時鐘的驅動下并行處理，分別用于五種碼型的處理，因此誤碼分析器本身并不需要知道偽隨機碼生成器發送的碼型，即可以實現盲檢測。當這五個模塊其中的一個模塊同步成功后，這個模塊會開始統計誤碼并把統計的結果傳送給DSP，DSP再通過串口把結果傳出去。
    誤碼分析器通過串口與電腦端的上位機軟件或者其他的嵌入式系統通信，DSP接收指令進行解析和執行，并把統計的誤碼率的信息和監測的電路的狀態通過串口上傳。設計的電腦端的上位機軟件誤碼儀測試系統如圖8所示。

3 實驗和結論
    如圖9所示是本誤碼測試儀與商業誤碼測試儀對比分析實驗示意圖。測試中本文誤碼測試儀和商業誤碼測試儀均使用2.048 MHz碼速率的偽隨機序列。誤碼率測試結果如表1所示。表中每次測試時的信道的干擾都不相同，在每次測量中干擾是不變的。本文所述誤碼測試儀是3 min內的平均誤碼率，商業誤碼測試儀測得的是誤碼率穩定后的結果。

    由表1中數據可以看到，測得的誤碼率的量級是相同的，但是數據還是有偏差，而且在誤碼率越低時測得數據的偏差的百分比越大。存在這種現象的原因主要有兩點，一是信道在兩次測試時的狀態會有微小的波動，即干擾本身不是絕對穩定的；二是在低誤碼率條件下，單個誤碼碼元對誤碼率的結果的影響大于在高誤碼率的條件下對誤碼率的影響。

    分析得到的實驗數據可知，本文所述的誤碼測試儀測得誤碼率可以達到10-3≤p≤10-10的要求,系統可以完成開環測試，系統同步時間短。
    在與商業誤碼測試儀的對比實驗中，本文所述的誤碼測試儀性能與商業誤碼測試儀相當。而且本誤碼測試儀可以實現開環測試，可以實現星地間及地面異地長距離的誤碼測試；其功耗低，與嵌入式系統配合使用可以方便地進行野外測試；具有五種用于誤碼測試偽隨機序列可供選擇；誤碼分析器運用m序列開關門算法和并行處理實現了盲檢測；升級方便，理論上可以實現0~160 MHz測試碼速率，如果升級硬件理論上還可以達到更高的碼速率，可以增加所需要的測試碼型；偽隨機碼生成器和誤碼分析器都有串口，可以方便地集成到其他系統中。
參考文獻
[1]  高翔,趙利,葉梧.基于FPGA的智能誤碼測試儀.電子技術應用,2003,29(9):42-45.
[2]  齊志強,尚文靜,何慶濤.基于FPGA的簡易誤碼儀的設計.世界電子元器件，2007(7)：72-74.
[3]  ITU-T Rec. G.826. Error Performance Parameters and  Objective for International. Constant Bit Rate Digital Paths    at or above the Primary Rate.1993.
[4] CCITT Draft Rec. G.82X. Error Performance Parameters  and Objectives for International, Constant Bit Rate Digital  Paths at or above the Primary Rate.1992.
[5]  SIMON M K, OMURA J K, SCHOLTZ R A, et al.  Spread spectrum communication. Computer Science Press  Inc., Rockville, Md., 1985.