利用SmartCompile 和賽靈思的設計工具進行設計保存
采用如分區、自動命名和拓樸匹配等設計保存技術，有可能把解決問題的時間縮短幾個月。
2008-07-31
作者：Eric Shiflet, Ka
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在FPGA環境下，設計保存實施比較復雜，需要保存的事項包括：一項設計的HDL描述、一個模塊的綜合網表、約束文件內的布局信息，以及在局部比特文件中的配置數據。賽靈思" title="賽靈思">賽靈思集成軟件環境(ISE) 9.1i 軟件以新的SmartCompile 技術為特色，其中包含兩種新的方法:SmartGuide和Partitions，這兩種方法可以保存像布局或布線這樣的設計執行數據，并且可以減少解決問題所花費的時間。?
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利用SmartCompile 和賽靈思的設計工具" title="設計工具">設計工具進行設計保存.pdf
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