基于OCP的輕量級多主從跨時鐘域片上總線設計
2023年電子技術應用第2期
趙嘉禾，宋潤泉，許惟超，王贇皓，張旋
上海航天電子技術研究所，上海 201109
摘要： 開放芯核協議（Open Core Protocol，OCP）總線可被應用于將IP核功能與接口解耦，實現IP核的即插即用。針對OCP連接到異步時鐘域時的同步問題，改進設計了輕量化的同步接口，在同步化控制信息的同時降低了跨時鐘域緩存數據導致的硬件消耗。為解決點到點的OCP總線的擴展性不足的缺陷，將設計的跨時鐘域OCP總線部署于共享總線互聯的高級高性能總線（AMBA High-performance Bus，AHB），實現了多主從多時鐘域傳輸。仿真和驗證表明，設計的改進跨時鐘域OCP-AHB總線可以正確傳輸數據，可用于其他工作的快速部署。
中圖分類號：TN401
文獻標志碼：A
DOI: 10.16157/j.issn.0258-7998.223103
中文引用格式： 趙嘉禾，宋潤泉，許惟超，等. 基于OCP的輕量級多主從跨時鐘域片上總線設計[J]. 電子技術應用，2023，49(2)：45-49.
英文引用格式： Zhao Jiahe，Song Runquan，Xu Weichao，et al. A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP[J]. Application of Electronic Technique，2023，49(2)：45-49.
文獻標志碼：A
DOI: 10.16157/j.issn.0258-7998.223103
中文引用格式： 趙嘉禾，宋潤泉，許惟超，等. 基于OCP的輕量級多主從跨時鐘域片上總線設計[J]. 電子技術應用，2023，49(2)：45-49.
英文引用格式： Zhao Jiahe，Song Runquan，Xu Weichao，et al. A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP[J]. Application of Electronic Technique，2023，49(2)：45-49.
A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP
Zhao Jiahe，Song Runquan，Xu Weichao，Wang Yunhao，Zhang Xuan
Shanghai Aerospace Electronic Technology Institute， Shanghai 201109， China
Abstract： The open core protocol (OCP) bus can be applied to decouple IP core functions and the interfaces to realize the plug-and-play function. Aiming at the synchronization problem when the OCP is connected to asynchronous clock domain, a lightweight synchronization interface is developed, which not only synchronizes the control signals but also reduces the hardware consumption caused by data buffer across the clock domain. In view of the scalability of the point-to-point OCP bus, the enhanced clock-domain-crossing OCP bus is deployed on the AMBA High-performance Bus (AHB)，which is interconnected by the shared bus, in order to realize multi-master-slave multi-clock transmission. It is proved by simulation that the enhanced clock-domain-crossing OCP-AHB bus can transmit data correctly, which is able to be rapidly deployed in the next step.
Key words : system on chip；clock domain cross；multiple master slave；open core protocol
0 引言
片上系統（System on Chip，SoC）的出現允許設計者將完整的系統集成到一塊芯片上。由于系統復雜度和市場帶來的壓力，設計者不會獨立開發完整的SoC，而是傾向于復用已設計好的功能模塊或購買其他公司的知識產權（Intellectual Property，IP）核，以便于在高層級構建系統。SoC中的IP核通過片上總線相互連接，片上總線的性能直接影響IP核互聯效率。目前常用的片上總線標準包括高級微控制器總線結構（Advanced Microcontroller Bus Architecture，AMBA）總線、開放芯核協議（Open Core Protocol，OCP）總線等[1]。
然而，一方面SoC集成的功能塊功能的多樣性使得不同功能塊之間的時鐘頻率并不統一；另一方面，在當下的深亞微米乃至納米級CMOS工藝設計的集成電路中，受時序不穩定性的影響，幾乎不可能做到全局時鐘同步[2-3]。因此現今SoC往往采取各種形式的全局異步本地同步的方式進行系統設計。在保證IP核即插即用的前提下，不同頻率時鐘域下的IP核在同步總線的數據交換就成為一大難題。解決這一問題的常用方案是采用若干個異步存儲器，對地址或數據信息等進行緩存[4-5]，但這不可避免地帶來額外的硬件開銷。
本文詳細內容請下載：http://m.xxav2194.com/resource/share/2000005167。
作者信息：
趙嘉禾，宋潤泉，許惟超，王贇皓，張旋
（上海航天電子技術研究所，上海 201109）
此內容為AET網站原創，未經授權禁止轉載。