一種基于Ring-VCO結構的寬頻帶低抖動鎖相環的設計與實現
2020年電子技術應用第5期
劉 穎1，田 澤1，2，呂俊盛1，2，邵 剛1，2，胡曙凡1，李 嘉1
1.航空工業西安航空計算技術研究所，陜西 西安710068； 2.集成電路與微系統設計航空科技重點實驗室，陜西 西安710068
摘要： 為了在高速傳輸系統中實現寬頻帶和低抖動時鐘輸出的要求，設計了一種基于Ring-VCO結構的低抖動鎖相環，采用與鎖相環鎖定頻率強相關的環路帶寬調整方法來降低環路噪聲，加速環路鎖定，即利用全局參考調節電路中比較器模塊將鎖定控制電壓與參考電壓比較來改變各模塊電流，根據不同鎖定頻率調整環路參數，大大縮短了鎖定時間，同時利用四級差分環形振蕩器和占空比調整電路的差分對稱結構，降低了電路噪聲。電路采用40 nm CMOS工藝實現，測試結果表明輸出頻率為1.062 5 GHz~5 GHz，在最高時鐘頻率5 GHz下眼圖質量良好，時鐘抖動39.6 ps。
中圖分類號： TN432
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.191337
中文引用格式： 劉穎，田澤，呂俊盛，等. 一種基于Ring-VCO結構的寬頻帶低抖動鎖相環的設計與實現[J].電子技術應用，2020，46(5)：35-39.
英文引用格式： Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a ring-VCO based PLL with wide frequency range and low jitter[J]. Application of Electronic Technique，2020，46(5)：35-39.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.191337
中文引用格式： 劉穎，田澤，呂俊盛，等. 一種基于Ring-VCO結構的寬頻帶低抖動鎖相環的設計與實現[J].電子技術應用，2020，46(5)：35-39.
英文引用格式： Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a ring-VCO based PLL with wide frequency range and low jitter[J]. Application of Electronic Technique，2020，46(5)：35-39.
Design and implement of a ring-VCO based PLL with wide frequency range and low jitter
Liu Ying1，Tian Ze1，2，Lv Junsheng1，2，Shao Gang1，2，Hu Shufan1，Li Jia1
1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China
Abstract： A ring-VCO based phase lock loop(PLL) is designed for achieving the wide frequency range and low jitter requirements of high speed communication system. By adjusting the loop bandwidth which is closely related to the lock-in frequency it reduces the loop noise and accelerates loop locking. Adopting the comparator in reference circuit to compare the locking control voltage with the reference voltage to flexibly change the current in other module, and adjusting the loop parameters according to different lock-in frequencies, the lock-in time is greatly reduced. At the same time, the differential symmetrical structure of the four-stage differential ring oscillator and duty cycle adjusting circuit is used to reduce the circuit noise. This chip is fabricated in 40 nm CMOS process, the measured results show that the output frequency is from 1.062 5 GHz to 5 GHz, the performance of the signal at 5 GHz is good and jitter is 39.6 ps.
Key words : phase lock loop；ring oscillator；wide frequency range；low jitter
0 引言
鎖相環作為時鐘產生的核心電路，以其寬頻帶、低抖動、鎖定速度快等特點，被廣泛應用在高速通信和電子傳輸系統中。最早的電荷泵鎖相環電路固定環路帶寬實現，輸出時鐘頻帶較窄，鎖定時間較長。隨著高速、多協議的通信系統的快速發展，要求鎖相環電路輸出頻率范圍廣及時鐘抖動低，而固定環路帶寬的鎖相環電路結構無法同時滿足輸出頻率范圍、各頻點鎖定時間及噪聲的要求[1-2]，因此，鎖相環電路環路參數可調已成為主流電路結構[3-5]。常見的環路帶寬可調通過寄存器配置電荷泵、環路濾波器參數等方式實現，此類方法易實現，但操作較為機械，且與鎖定頻率非強相關，性能無法達到最優。
因此，為了能夠拓寬鎖相環輸出頻帶，同時滿足輸出低抖動時鐘的要求，本文提出了一種與鎖相環鎖定頻率強相關的環路帶寬調整方法，利用全局參考調節電路中比較器模塊將鎖定控制電壓Vctrl與參考電壓Vref電壓比較來改變各模塊電流，實現不同頻率下環路帶寬的調整，加速環路鎖定，降低鎖相環噪聲。另一方面，采用四級差分環形振蕩器結構和占空比調整電路，以其差分對稱結構降低電路噪聲，并在電路中引入LDO等方式進行抖動優化[6-9]。
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作者信息:
劉 穎1，田 澤1，2，呂俊盛1，2，邵 剛1，2，胡曙凡1，李 嘉1
(1.航空工業西安航空計算技術研究所，陜西 西安710068；
2.集成電路與微系統設計航空科技重點實驗室，陜西 西安710068)
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