0 引言

    隨著微電子和計算機技術的發展，航天、航空等領域電子系統正逐漸向著集成化、綜合化^[1]、信息化、模塊化、智能化及通用化等方向發展。本文以某型號商業火箭上面級電子系統提出的綜合化、集成化及通用化等要求為研究背景，參考集成電路系統設計理念，提出了一種基于數模混合型FPGA芯片將電氣控制組合控制系統小型化為一個SIP系統的方法，使用微波隔離^[2]等平面化技術將外圍的隔離驅動電路及固態開關陣列小型化，并在VITA-46標準的3U結構中完成了箭上上面級電氣控制組合的設計與實現，體積、重量不到傳統設計的三分之一，通信速率提高了近百倍，通用性、可靠性、安全性及測試性等性能指標有顯著提升。

1 系統方案設計

    某型號箭上上面級綜合電子系統整體采用全新的模塊化概念單元(Modular Conceptual Unit，MCU)設計理念，對系統中的電氣控制組合提出了高速、小型化、輕量化及高可靠性等要求。電氣控制組合作為上面級綜合電子系統中的重要功能單元，需具有多路配電控制、數十路時序點火控制、多路模擬信號采集、多路開關量信號采集、應急控制、千兆光纖以太網通信及狀態信息上報等功能，還需通過控制系統內的輔助健康管理系統對主控系統等關鍵部位的工作狀態進行實時監控，并可通過CAN總線將系統實時工作情況上報。

    通過需求分析，上面級電氣控制組合由SIP控制系統、電源隔離變換模塊、微波隔離驅動模塊、隔離放大模塊、隔離采樣模塊及固態開關陣列等模塊組成，其中SIP控制系統又由主控系統和輔助健康管理系統兩部分組成。主控系統可通過雙冗余1000BASE-X總線接收上位機指令，經微波隔離驅動模塊進行電氣隔離后，控制固態開關陣列完成時序點火及用電設備配電控制輸出，可采集調理電路輸入的電壓和開關量等信號，通過1000BASE-X上傳上位機，并具有應急控制功能；主控系統采用單片數模混合型FPGA處理器實現。輔助健康管理系統主要由溫度采集、供電電壓采集、主控系統配置狀態檢測、主控系統心跳檢測、SIP模塊生命周期信息記錄（包括上電時間，上電次數，主控系統軟件版本等）等軟核組成，采用單片Flash架構的數模混合SoC處理器實現。上面級電氣控制組合原理框圖如圖1所示。

2 SIP控制系統設計

2.1 主控系統設計

    主控系統主要接收上位機指令完成時序點火、配電控制、開關量采集、模擬量采集及實時狀態監控等功能。主控系統設計包括：主協議引擎核、千兆光纖以太網通信核、模擬信號處理核、開關反饋核、開關控制核、緊急控制核、信息存儲核及時間同步核，其中主協議引擎核為控制核心，采用片內總線完成與其他軟核間的數據交換，主控系統架構邏輯框圖如圖2所示。設計中例化了兩路相同的以太網通信核，實現兩冗余總線通信控制，每個以太網核設計專用FIFO完成與主協議引擎核的數據交互；主協議引擎核由主協議接收引擎核與主協議發送引擎核組成，接收引擎核主要完成數據的拆包，應用層CRC校驗，數據分配下發；發送引擎核主要完成發送數據CRC計算，將數據打包成應用層通信數據格式并發送至以太網通信核等功能；子功能核分別完成設定功能，并行工作，并設計專用FIFO來完成與主協議引擎核的數據交互。

2.1.1 千兆以太網通信核設計

    千兆以太網通信核架構中包含1個UDP核，1個接收FIFO，1個發送FIFO；UDP核控制系統實現UDP協議通信，包括5個子核，分別為以太網接收子核IPReceiveCore_Unit、以太網發送子核IPSendCore_Unit、接收CRC校驗子核RecCrc_Unit、發送CRC校驗核SendCrc_Unit以及接收緩存RAM核RecRam。千兆以太網通信核主要架構如圖3所示。

2.1.1.1 以太網接收核設計 

    以太網接收核設計時，定義Gmii_Rx_Dv為接收信號狀態標志，GMII_Rx_Er為接收信號數據標志，Gmii_Rxd[7:0]為接收數據信號接口，其他前綴為ARP的接口與以太網發送核相連，用于傳遞ARP信號，接口如圖4所示。以太網接收核狀態機編碼方式設計為One-Hot碼(獨熱碼)，采用三段式狀態機。控制器檢測接收信號有效時(Gmii_Rx_Dv==1)，結束閑置狀態(IDLE==0)，進入接收進程。接收進程設計為3個階段，每個階段都有相應長度的寄存器緩存，其中CRC的計算從以太網首部的目標MAC地址開始，直到UDP數據區結束為止，接收時判斷目的IP地址、目的端口號等信息是否匹配。如匹配，則接收UDP數據，同時將其寫入BlockRAM中緩存，待幀結束時所有校驗與CRC校驗都通過時，才將BlockRAM數據寫入到接收FIFO中供主協議引擎核解析應用數據；另外，在接收數據的過程中判斷接收的以太網幀為數據幀或ARP幀，若為ARP幀時，則判斷是否為詢問幀，校驗目的IP是否匹配；校驗通過后置標志位，并通知以太網發送核回復ARP幀，其流程圖如圖4所示。

2.1.1.2 以太網發送核設計

    以太網發送核設計時，定義Gmii_Tx_En為發送信號標準，Gmii_Tx_Er為發送數據標志，Gmii_Txd[7:0]為發送數據信號。發送流程為：首先，當檢測到有發送數據請求時（及發送核FIFO的Empty標志為0），狀態機進入發送狀態。先將Gmii_Tx_En標志置1，按照以太網幀格式將數據傳遞至Gmii_Txd，當發送UDP數據區時，連續讀出發送FIFO中的數據進行發送，最后發送幀尾的CRC校驗值完成后，狀態機回到閑置狀態；對于ARP回復請求，在確保無發送數據請求的前提下，跳轉發送ARP回復幀。發送數據請求的優先級高于ARP回復請求。以太網發送核流程如圖5所示。

2.1.2 主協議引擎核設計

    主協議引擎核分為主協議接收引擎核與主協議發送引擎核兩個子核，兩個子核的對外接口操作同為對FIFO端口操作，且兩個模塊間沒有數據交互，保證數據傳輸的邏輯性。

2.1.2.1 主協議接收引擎核設計

    主協議接收引擎核主要完成判斷以太網FIFO是否接收到數據并將數據從以太網通信核的接收FIFO中讀出等功能。由于主控系統雙冗余，以太網總線同一時刻只有一路在線，因此總線為閑置狀態時，主協議接收引擎核檢測兩個以太網接收FIFO是否為空；若某一接收FIFO不為空，則表明該路接收到數據，狀態機跳轉，并從該路接收FIFO中讀取數據；主協議接收引擎核完成一幀數據讀取后，則跳轉到CRC計算，若CRC計算通過時，置標志CrcChecked為1，

否則為0；主協議接收引擎核將數據寫入子功能核FIFO中，狀態機跳轉至閑置狀態。主協議接收引擎核的狀態圖如圖6所示。系統通信采用特定幀格式，包含2字節幀頭，1字節命令類型，1字節收發指示，1字節錯誤次數，對應長度的數據內容，2字節Crc校驗值，2字節幀尾，如表1所示。

2.1.2.2 主協議發送引擎核設計

    設計時，將整個主協議發送引擎核分為三個狀態機。第一個狀態機的功能是從對應的子功能核中讀出需要上報的數據，采用輪詢指針的方式，掃描子功能核1到子功能核N中FIFO是否為空；如某一子功能核FIFO不為空，則將數據讀出至發送引擎核的寄存器組中，然后等待第三個狀態機完成發送，發送完成后，則掃描下一個子功能核的FIFO；若該子功能核的FIFO為空，則掃描下一子功能核；完成輪詢后，第一個狀態機跳轉回掃描子功能核1。第二個狀態機的功能為CRC校驗值計算，當檢測到第一個狀態機已完成FIFO讀取，該狀態機離開閑置狀態，跳轉至計算對應數據幀的CRC值；計算完成后等待第三個狀態機完成數據幀發送,并跳轉至閑置狀態。第三個狀態機為數據打包發送，當檢測到第二個狀態機已完成CRC校驗值計算，并處于等待狀態，則第三個狀態機離開閑置狀態，將數據打包成相應幀格式寫入到對應的以太網通信核的發送FIFO中；完成后第三個狀態機回到閑置狀態。此時，第二、第三個狀態機同時回到閑置狀態，第一個狀態機則繼續掃描。主協議發送引擎核的狀態圖如圖7所示。

2.1.3 子功能核設計

    子功能核設計為兩種架構，第一種為帶有收發FIFO的子功能核，第二種為帶有雙口RAM的子功能核。第一種架構的工作模式為檢測接收FIFO是否不為空，若不為空則跳轉讀出數據，完成后跳轉一周期執行，再跳轉到將數據寫入本模塊發送FIFO；第二種架構的工作模式與第一組相似，其判斷條件為Received信號為1時，開始接收執行功能流程。開關反饋核、開關控制核、緊急控制核、信息存儲核及時間同步核采用第一種架構設計，模擬信號采集核采用第二種架構設計，如圖8所示。

2.2 輔助健康管理系統設計

    輔助健康管理系統(Assist Health Management，AHM）功能為監測主控系統的實時工作狀態并將信息打包上傳至上位機進行處理。AHM系統中使用集成ARM硬核的FPGA處理器完成系統管理，搭建CoreGPIO軟核實現溫度采集、主控系統配置狀態檢測功能，搭建CoreSPI軟核實現供電電壓采集，SIP控制系統生命周期信息記錄功能，搭建CoreUART實現主控系統心跳檢測，獲取主控系統軟件版本功能。

    輔助健康管理系統的工作流程為：上電后首先初始化，由于FPGA芯片為Flash架構，初始化時間快于主控系統，初始化完成后將SIP控制系統上次的工作狀態信息從FRAM中讀出，檢查主控系統的FPGA的配置狀態，掃描主控系統的FPGA工作電壓采集模塊是否采集完成，若采集完成則讀取主控系統溫度傳感器溫度值，掃描主控系統心跳包，將SIP模塊數據更新存入FRAM中，完成一次工作循環，返回到檢測FPGA配置狀態。上報數據是通過CAN模塊中斷，當有上報需求時，將對應數據打包上報。輔助健康管理系統的工作流程圖如圖9所示。

3 綜合及布線

    主控系統使用Xilinx公司的Vivado開發環境進行設計，使用Verilog HDL完成系統開發，對系統進行綜合，生成的主控系統邏輯層次圖如圖10所示。左上角為兩路以太網通信核EthernetMacCore_Unit1和EthernetMacCore_Unit2，右上角為主協議引擎核的發送與接收模塊，前綴都為MainCommander，左下角為開關控制核，右下角則為其他子功能核。

    輔助健康管理系統采用Microsemi公司的Libreo Soc開發環境進行設計，使用Verilog HDL完成系統開發，對系統進行綜合，RTL圖如圖11所示。

4 仿真及測試

4.1 仿真實驗

    使用Verilog HDL完成各功能核設計后，通過編寫TestBench完成各功能核的邏輯正確性測試及仿真，以下是電氣控制組合SIP控制系統主要IP核的仿真試驗情況。

4.1.1 以太網核仿真

    對以太網核進行仿真時，模擬一幀以太網數據接收，在接收的同時將數據寫入緩存RAM中；接收完成后，進行CRC32校驗；校驗通過后，進行端口號以及IP號等匹配，并將數據從緩存RAM中讀出，然后寫入以太網接收核的FIFO中。仿真結果如圖12、圖13所示，滿足要求。

4.1.2 主協議引擎核仿真

    分別對主協議引擎核中的接收引擎子核和發送引擎子核進行數據流控制仿真，測試工作流程是否與圖6及圖7相符，仿真結果如圖14和圖15所示，滿足要求。

4.1.3 子功能核仿真

    子功能核仿真時，選取帶FIFO的開關控制核進行仿真。在接收完數據后，Control_Enable信號為1，驅動開關信號進程，一個時鐘后，將發送數據寫入發送FIFO中，仿真結果如圖16所示，滿足要求。

4.2 性能測試

    在Xilinx的Artix7系列的FPGA芯片平臺及MicroSemi SmartFusion2系列SOC芯片平臺上分別對主控系統及輔助健康管理系統設計在進行了驗證，功能滿足設計要求。將SIP控制系統封裝成模塊(如圖17所示)，并在某型號上面級電氣控制組合進行性能測試，試驗環境如圖18所示。在PC運行測試上位機軟件模擬上面級計算機進行性能測試，運行WireShark軟件進行抓包測試。測試結果如圖19～圖21所示，其中圖19為上位機控制界面，圖20為使用WireShark捕捉的通信建立時發送ARP幀，圖21為PC在通信建立前后MAC表的變化，圖22為WireShark捕捉到的正常通信數據。測試結果表明設計滿足要求。

5 結論

    本文開展了基于SIP理念的箭上上面級電氣控制組合設計與實現方法研究，并著重介紹了電氣控制組合內部SIP控制系統設計與實現方法。簡要介紹了電負載管理中心的原理，詳細介紹了其SIP控制系統架構設計及重要IP核設計，在Xilinx及Microsemi FPGA芯片平臺上進行了驗證，并應用于某型商業火箭上面級綜合電子系統。該方法在很小的體積內實現了電氣控制組合主控系統、輔助健康管理系統，并實現雙冗余光纖以太網通信，較傳統實現方法在體積、重量、性能、通信速率及成本等方面均有較大優勢，具有較好的推廣價值。

參考文獻

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[8] Microsemi Corporation.SmartFusion2 SoC FPGA product brief[Z].2017.

作者信息:

陸玉芳1，2，莊奕琪1，吳旋輝2

(1.西安電子科技大學 微電子學院，陜西 西安710071；2.桂林航天電子有限公司，廣西 桂林541002)