0 引言

    根據摩爾定律，在一個芯片上集成的晶體管的數目將隨時間按指數規律增長。嵌入式存儲器SRAM也不例外，正在按這樣的速度發展^[1-2]。SRAM主要應用于片上系統(System on Chip，SoC)，隨著SoC的不斷發展，對嵌入式SRAM提出了大容量、低成本的需求，從而刺激了高密度SRAM存儲器的研發。同時，快速發展的CMOS工藝為存儲器集成度的增加提供了實現條件。SRAM存儲器的這種高密度發展趨勢影響著其設計復雜度，在SRAM設計時需要綜合考慮高穩定度、低功耗、高速等性能特點^[3]。

    本文中，設計不同結構的SRAM存儲單元，提供相同的供電電壓VDD，分析和比較它們在不同工作狀態下的穩定特性。

    存儲單元中相互獨立的晶體管特性是影響SRAM工作性能的重要因素^[4]。通常認為，對SRAM起主要影響作用的特性包括晶體管閾值電壓V_th和溝道長度L等^[5-6]。在分析6T、4T 結構的SRAM工作穩定性時，使用多次蒙特卡洛仿真來考慮晶體管特性的影響，比較存儲單元在不同工作狀態下的噪聲容限均值mean、標準方差sigma和mean/sigma值的大小。所以，在本文中分析SRAM穩定性問題時，根據存儲單元的不同工作狀態區別分析，包括數據保持狀態的噪聲容限(Retention Noise Margin，ReNM)、讀工作狀態的噪聲容限(Read Static Noise Margin，RSNM)和寫操作狀態的容限(Write Margin，WM)^[7]。

1 4T SRAM存儲單元結構

    新型的4T SRAM 存儲單元^[8-9]由兩個PMOS和兩個NMOS分別作為上拉器件和傳輸器件構成。與傳統6T SRAM相比，4T SRAM減少了兩個下拉器件，即驅動器件。

    這種無驅動的4T SRAM在晶體管的類型選取時，上拉器件選用高閾值電壓(High-Threshold Value，HVT) 的PMOS晶體管，傳輸器件選用低閾值電壓(Low-Threshold Value，LVT) 的NMOS晶體管^[10]。

    圖1所示為傳統6T和新型4T SRAM存儲單元版圖。經過歸一化處理，P_METAL表示單元寬度?？梢缘贸觯啾?T SRAM，4T SRAM面積減小了20%。

2 新型4T SRAM的理論分析及建模

2.1 數據保持Retention 

    圖2所示為數據保持工作狀態下4T SRAM的工作原理示意圖。

    雙閾值4T結構SRAM在WL低電平條件下保持內部節點存儲的數據，然而因為不同內部節點表現出不同的穩定特性，所以稱為亞穩態存儲單元^[11]。這種4T SRAM一側內部節點通過上拉晶體管穩定地連接到VDD稱為靜態節點Static Node(QB)，而另一側的內部節點由于容易發生數據翻轉和波動稱為動態節點Dynamic Node(Q)。動態節點Q的理想工作狀態是持續放電，維持數據不發生變化。因此，在數據保持狀態，位線Bitline(BL、BLX)接地。

    同時，根據不同閾值電壓的MOS晶體管具有不同的亞閾值區電流，即漏電流I_OFF：

其中，W/L為晶體管的寬長比，V_t為閾值電壓，S為亞閾值區擺幅^[12]。

    通過使用HVT的PMOS作為上拉器件，使用LVT的NMOS作為傳輸器件，來保證漏電流I_{OFF_M3}遠大于I_{OFF_M1}，實現動態節點的‘0’數據保持。

    針對這種新型無驅動4T SRAM結構，也可以通過改變晶體管寬長比來調整漏電流，但這種方式不僅會帶來額外的存儲單元面積損失，得到的漏電流差也并不如通過調整晶體管閾值電壓的方式效果明顯。所以新型4T SRAM設計使用不同閾值電壓的晶體管來保持數據。

2.2 數據讀取Read

    圖3所示為4T SRAM在數據讀取工作狀態。

    4T SRAM讀工作前，BL/BLX預放電至GND。WL高電平有效后，4T SRAM的存‘1’內部節點通過BLX放電，BLX電壓上升，與BL產生電壓差，這個電壓差被送到靈敏放大單元，即可讀出存儲單元存儲的數據。

    在數據讀取工作時，BL/BLX預放電，當WL開啟后，存‘1’側上拉管M2與傳輸管M4同時打開，通路上的電流即為讀電流Read Current。在當前的數據讀取工作狀態，M2工作在線性區，M4工作在飽和區。如式(2)、式(3)^[13]所示，M2上的導通電流I_{on_p}給QB節點寫‘1’，M4上的導通電流Ion_n給QB節點寫‘0’，可能使QB節點數據發生反轉，導致讀紊亂錯誤(read disturbance)。

    為增強4T SRAM的讀穩定性，引入讀輔助電路read assist(RA)^[14-15]。本文中選用的讀輔助電路方案：(1)降低字線電壓(Word Line Under Drive，WLUD)；(2)提升供電電壓(VDD Boost，VDDB)，提供給上拉器件的源極一個高于VDD的電壓，即增大了上拉器件的導通電流和工作速度。同時，上拉器件的襯底應與源極保持相同電壓，保證沒有襯底偏置效應的影響。

2.3 數據寫入Write

    圖4所示為4T SRAM在數據寫入工作狀態。減少下拉器件有助于4T SRAM的寫操作。這是由于4T結構存儲單元的亞穩態特性導致的，存‘1’端的內部節點為靜態節點，存‘0’端的內部節點為動態節點。這使得存‘0’端的動態節點較易受到工作狀態影響而發生翻轉，進而改變靜態節點的數據，從而完成4T存儲單元的寫操作。

    在存儲單元寫入數據時，將連接存‘0’端內部節點Q的位線置高VDD，使用快速的LVT晶體管作為傳輸器件，相對較慢的HVT晶體管作為上拉器件，滿足連接Q的傳輸晶體管M3工作電流I_{on_n}大于連接QB點的上拉晶體管M2工作電流I_{on_p}，即存儲單元易將數據‘0’寫為‘1’。

    以上兩點使得4T結構存儲單元具有較強的寫能力和較快的寫工作時間。

    于是對于6T和4T SRAM的寫容量Write Margin(WM)定義如式(4)、式(5)所示。

3 仿真結果分析

    通常存儲單元設計需要在單元面積、速度、功耗、良率之間進行綜合考慮、折中取舍。本文針對55 nm CMOS工藝下的傳統6T和雙閾值4T SRAM，考慮SRAM穩定特性與供電電壓的問題，進行多次蒙特卡洛仿真。經過數據歸一化處理，結果如表1所示。

    4T SRAM數據保持穩定性ReNM相對較差，與6T SRAM相比降低了37.67%。4T SRAM在增加讀輔助電路后，數據讀取工作的穩定性RSNM顯著提高，根據VDDB和WLUD的不同，穩定性提高不同。考慮CMOS工藝最高供電電壓VDDB和SRAM讀工作速度限制的最低WLUD，4T SRAM的讀穩定性可提高110%。新型4T SRAM具有很強的寫能力WM，寫容限提高183%。很強的寫能力，也進一步說明了它的亞穩態特性，與傳統6T SRAM相比，減少兩個作為驅動的下拉晶體管，更容易受到周圍環境的影響，降低了數據保持穩定性。而雙閾值晶體管的器件選擇，進一步增強了新型4T SRAM的數據寫能力。

4 結論

    本文提出了一種新型雙閾值4T SRAM存儲單元，在55 nm CMOS工藝下，與傳統6T SRAM相比，實現了版圖單元面積減小20%，同時具有較好的工作穩定性和讀寫速度。本次設計的關鍵在于使用漏電少的HVT作為上拉晶體管，速度快的LVT作為傳輸晶體管。這種雙閾值的設計是實現數據保持工作狀態穩定性的關鍵，同時，有助于存儲單元進行數據寫操作。對于讀穩定性問題，通過讀輔助電路實現有效改善。對新型4T SRAM的不斷研究，有助于未來高密度、低功耗的SRAM設計發展。

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作者信息:

張露漩1，喬樹山1，2，郝旭丹3

（1.中國科學院大學 微電子學院，北京100029；2.中國科學院微電子研究所，北京100029;

3.中芯國際集成電路制造有限公司，北京100176）